Embedded System Design Based on FPGA

前言

第1章 xilinx现场可编程逻辑器件综述

1．1 可编程逻辑器件的基本特征

1．2 sopc成为fpga的发展趋势

1．2．1 actel公司的varicore内核和proasic plus fpga

1．2．2 altera公司的excalibur嵌入式处理器方案和stratix器件

1．2．3 atmel公司的fpslic系列产品

1．2．4 lattice公司的fpsc和orca fpga

1．2．5 quicklogic公司的quickmips

1．2．6 xilinx公司的virtex-ii pro fpga

1．2．7 总结

1．3 可编程逻辑器件的基本开发流程

1．4 xilinx可编程逻辑器件产品选型

1．4．1 virtex系列fpga

1．4．2 spartan系列fpga

1．4．3 扩展温度范围汽车iq产品

1．4．4 军品及宇航级产品

1．4．5 配置存储器解决方案

1．5 xilinx创新平台fpga架构asmbl

1．6 xilinx可编程逻辑器件网络资源

.1．7 小结

第2章 virtex tm系列高端platform fpga

2．1 virtex-ii系列platform fpga产品

2．1．1 概述与订购信息

2．1．2 结构与功能描述

2．2 virtex-ii pro／pro x系列platform fpga产品

2．2．1 概述与订购信息

2．2．2 结构与功能描述

2．3 小结

第3章 spartan tm系列高性价比fpga产品

3．1 spartan-ii系列fpga产品

3．1．1 概述与订购信息

3．1．2 结构与功能描述

3．2 spartan-iie系列fpga产品

3．2．1 概述与订购信息

3．2．2 结构与功能描述

3．3 spartan-iii系列fpga产品

3．3．1 概述与订购信息

3．3．2 结构与功能描述

3．4 小结

第4章 基于fpga的嵌入式系统概述

4．1 嵌入式系统概述

4．1．1 嵌入式系统的定义

4．1．2 嵌入式系统的基本特征

4．1．3 嵌入式系统的基本组成

4．1．4 嵌入式处理器的分类

4．1．5 实时多任务操作系统rtos

4．2 fpga在嵌入式系统中的地位和作用

4．2．1 在fpga中实现risc处理器内核

4．2．2 在fpga中实现高速dsp算法

4．2．3 在fpga中嵌入式asic模块

4．2．4 在fpga中实现数字ip core

4．3 基于fpga的嵌入式系统设计方法

4．3．1 可编程片上系统设计框架

4．3．2 微处理器内核开发工具edk

4．3．3 dsp算法硬件实现工具system generator

4．4 火龙刀系列fpga评估系统设计

4．4．1 火龙刀i代spartan-ii评估系统

4．4．2 火龙刀ii代spartan-iie评估系统

4．5 小结

第5章 vhdl & verilog hdl简明教程

5．1 数字系统的表示方法和硬件描述语言

5．2 vhdl语言

5．2．1 vhdl语言的基本结构

5．2．2 结构体的子结构描述

5．2．3 标识符(identifier)

5．2．4 数据对象(data object)

5．2．5 数据类型

5．2．6 属性

5．2．7 运算符

5．2．8 vhdl的语句和结构体

5．2．9 用vhdl设计基本的逻辑电路

5．3 verilog hdl语言

5．3．1 verilog hdl语言的发展及其特点

5．3．2 verilog hdl的结构

5．3．3 空白符和注释

5．3．4 标识符

5．3．5 常量的数据类型

5．3．6 变量常用的数据类型

5．3．7 运算符

5．3．8 语句

5．3．9 块语句

5．3．10 编译预处理

5．3．11 基本逻辑电路的设计

5．4 小结

第6章 使用c／c++开发fpga介绍

6．1 为什么要使用c／c++开发fpga

6．1．1 传统的设计流程

6．1．2 systemc及其系统设计流程

6．1．3 handel-c及其开发fpga的设计流程

6．2 如何对systemc进行功能仿真

6．3 使用visual c++和modelsim来进行仿真

6．3．1 设计准备

6．3．2 编译生产systemc的库文件

6．3．3 新建systemc工程

6．3．4 为设计添加源文件

6．3．5 为工程添加systemc．lib文件

6．3．6 编译执行

6．3．7 使用modelsim转换波形格式

6．3．8 使用modelsim查看波形

6．4 使用borland c++和systemc_win进行功能仿真

6．4．1 设计准备

6．4．2 打开一个设计

6．4．3 编译、执行

6．5 小结

第7章 xilinx ise 6．1i简明教程

7．1 设计准备

7．1．1 ise 6．1i软件的安装

7．1．2 ise软件的运行及modelsim的配置

7．2 用vhdl语言设计输入

7．2．1 创建一个新工程

7．2．2 创建一个计数器源文件

7．2．3 利用计数器模板向导生成设计

7．3 仿真

7．3．1 创建testbench波形源文件

7．3．2 设置输入仿真波形

7．3．3 生成预期输出响应

7．3．4 调用modelsim进行仿真简介

7．3．5 调用modelsim进行行为仿真(simulate behavioral model)

7．3．6 转换后仿真(simulate post-translate vhdl model)

7．3．7 调用modelsim进行映射后仿真(simulate post-map vhdl model)

7．3．8 布局布线后的仿真(simulate post-place&route vhdl model)

7．3．9 使用modelsim 5．7se对设计进行仿真

7．4 用原理图设计输入

7．4．1 将创建的vhdl模块生成一个原理图符号

7．4．2 创建一个顶层原理图(top-level schematic)

7．4．3 例化vhdl模块(instantiating vhdl module)

7．4．4 添加原理图连线(wiring the schematic)

7．4．5 为连线添加网络名

7．4．6 为总线添加网络名

7．4．7 添加输入／输出引脚标记(i／o markers)

7．4．8 查看原理图生成的vhdl文件

7．4．9 查看综合后的rtl级电路图

7．5 对顶层文件进行仿真

7．6 设计实现

7．7 用edif设计输入

7．7．1 设计输入

7．7．2 设计实现

7．8 用verilog hdl设计输入

7．9 下载配置

7．10 小结

第8章 使用modelsim进行设计仿真

8．1 modelsim的license及其加密方法

8．2 菜单和工具栏介绍

8．2．1 标题栏

8．2．2 菜单栏

8．2．3 工具栏

8．2．4 状态栏

8．3 使用图形界面对设计进行仿真

8．3．1 创建新工程

8．3．2 为工程添加源文件

8．3．3 编译

8．3．4 装载设计

8．3．5 查看仿真波形窗口

8．3．6 设置信号驱动

8．3．7 开始仿真

8．3．8 仿真结果分析

8．4 使用命令行方式对设计进行仿真

8．5 testbench及其在仿真中的应用

8．5．1 testbench概述

8．5．2 使用testbench对设计进行仿真

8．6 textio在仿真中的应用

8．7 modelsim的配置

8．8 modelsim中常用的几个命令

8．9 小结

第9章 基干synplify／synplify pro的fpga高级综合设计

9．1 synplify／synplify pro简介

9．2 以一个例子来熟悉基本操作

9．2．1 新建一个工程

9．2．2 为工程添加设计文件

9．2．3 编译、综合

9．2．4 查看综合后的rtl视图

9．2．5 查看技术视图

9．2．6 添加约束文件

9．2．7 查看综合报告

9．2．8 修改约束文件

9．2．9 在synplify／synplify pro中调用ise

9．3 在ise 6．1中调用synplify pro

9．3．1 对ise进行设置

9．3．2 以一个例子来说明

9．4 使用ise 6．1自带的综合工具xst对设计进行综合

9．5 小结

第10章 fpga设计技巧--ise高级设计工具

10．1 floorplanner概述

10．2 使用floorplanner手动布局逻辑块

10．2．1 新建ise工程

10．2．2 为工程添加源文件

10．2．3 综合设计

10．2．4 查看综合后的rtl视图

10．2．5 进入floorplanner

10．2．6 使用floorplanner进行资源分配

10．2．7 为设计添加约束文件

10．2．8 查看布局布线结果

10．2．9 总结

10．3 使用fpga editor进行手动布局布线

10．3．1 打开工程

10．3．2 进入fpga editor

10．3．3 导入设计

10．3．4 自动布线

10．3．5 手动布线

10．3．6 规则检查

10．3．7 查看布局结果

10．3．8 总结

10．4 使用xpower分析设计的功耗

10．4．1 打开工程

10．4．2 新建仿真波形文件

10．4．3 仿真生成vcd文件

10．4．4 进行功耗分析

10．4．5 查看电池使用时间

10．4．6 参数设置

10．5 小结

第11章 片内逻辑分析仪工具--chipscope pro

11．1 chipscope pro概述

11．2 使用chipscope pro内核生成器

11．2．1 使用ise 6．1建立一个新工程

11．2．2 打开chipscope pro core generator

11．2．3 产生icon核

11．2．4 产生ila内核

11．2．5 在vhdl设计流程中使用内核

11．3 使用chipscope pro内核插入器

11．3．1 使用ise 6．1新建工程

11．3．2 core inserter参数设置

11．3．3 使用xilinx ise将插入的核整个实现流程

11．4 使用chipscope pro分析器

11．4．1 启动边界扫描链

11．4．2 配置目标器件

11．4．3 设置触发条件

11．4．4 运行并观察波形

11．5 小结

第12章 基于internet的可重构逻辑技术及应用

12．1 系统高级配置环境简介

12．2 system ace的实现

12．2．1 system ace cf

12．2．2 system ace mpm

12．2．3 system ace sc

12．3 基于嵌入式处理器的配置技术

12．4 基于internet的可重构逻辑实现

12．4．1 irl的基本组成

12．4．2 基于8位单片机的irl实现

12．4．3 基于32位微处理器的irl实现

12．4．4 比较与应用

12．5 pave

12．6 小结

第13章 ip资源复用与ip core开发

13．1 ip资源复用理念与ip core概述

13．1．1 ip资源概述

13．1．2 ip技术的形成

13．1．3 ip开发的现状

13．1．4 ip的发展面临的挑战

13．1．5 ip core设计

13．2 hdl编码风格与编码指导

13．2．1 编写代码前的准备工作

13．2．2 hdl编码风格

13．2．3 hdl编码指导

13．2．4 verilog编码指导原则

13．2．5 vhdl编码指导原则

13．2．6 了解适合综合工具的代码风格

13．3 xilinx ip core打包工具(ip capture)

13．3．1 ip capture工具概述

13．3．2 ip capture用户界面

13．3．3 ip capture输出文件

13．4 xilinx ip core生成工具(core generator)

13．4．1 core generator综述

13．4．2 ip核生成器用户界面

13．4．3 使用core generator生成ip核的方法

13．5 xilinx ip core更新工具(updates installer)

13．5．1 updates installer概述

13．5．2 安装包的定义

13．5．3 设置用户计算机环境

13．5．4 代理设置

13．5．5 浏览器的路径

13．5．6 用户注册

13．5．7 ip升级包所需的输入

13．5．8 使用gui安装ip core

13．5．9 安装所选择的封装包

13．5．10 运行get models

13．6 基于ip core的设计实例

13．6．1 实例概述

13．6．2 iir数字滤波器的运算结构

13．6．3 数字滤波器参数设计

13．6．4 iir滤波器的硬件设计

13．7 小结

第14章 picoblaze处理器ip core开发与应用

14．1 picoblaze处理器概述

14．2 基于virtex-ii系列器件应用的picoblaze处理器

14．2．1 picoblaze处理器功能及结构分析

14．2．2 picoblaze的特性设置

14．2．3 picoblaze指令集

14．2．4 picoblaze处理器的控制信号

14．2．5 picoblaze汇编程序

14．2．6 程序语法

14．2．7 程序指令约束

14．2．8 汇编程序中的指令

14．2．9 与kcpsm代码兼容性

14．2．10 中断处理

14．2．11 call／return堆栈

14．2．12 对于比较操作的一些提示

14．3 基于virtex-e和spartan-ii／iie系列器件应用的picoblaze处理器

14．3．1 picoblaze处理器功能及结构分析

14．3．2 picoblaze的特性设置

14．3．3 picoblaze指令集

14．3．4 picoblaze处理器的控制信号

14．3．5 picoblaze汇编程序

14．3．6 程序语法

14．3．7 程序指令

14．3．8 汇编程序中的指令

14．3．9 与kcpsm2代码兼容性

14．3．10 中断处理

14．3．11 call／return堆栈

14．3．12 picoblaze macro的应用

14．3．13 对于应用的一些小提示

14．4 基于cpld系列器件应用的picoblaze处理器

14．4．1 picoblaze处理器功能及结构分析

14．4．2 picoblaze的特性设置

14．4．3 picoblaze指令集

14．4．4 picoblaze汇编程序

14．4．5 程序语法

14．4．6 汇编程序中的指令

14．4．7 picoblaze macro的应用

14．5 小结

第15章 xilinx sopc集成开发环境edk

15．1 edk概述

15．1．1 系统要求

15．1．2 软硬件平台支持

15．1．3 集成ip core支持

15．2 系统描述文件

15．2．1 mhs文件

15．2．2 mss文件

15．2．3 mvs文件

15．3 edk开发流程

15．3．1 xps介绍

15．3．2 edk设计流程实例

15．3．3 几种软硬件模式的说明

15．3．4 几个需要用户修改的文件说明

15．4 小结

第16章 dsp开发工具system generator

16．1 system generator概述

16．1．1 系统需求

16．1．2 软件安装

16．1．3 利用system generator进行系统级建模

16．2 xilinx blockset介绍

16．2．1 xilinx模块定义

16．2．2 在simulink模型中引用xilinx模块

16．2．3 模块参数设置

16．3 xilinx blockset库中的模块介绍

16．3．1 基本单元(basic elements)

16．3．2 dsp模块

16．3．3 数学运算模块

16．3．4 存储器模块

16．3．5 通信模块

16．3．6 数据类型模块

16．4 system generator工程设计流程及实现

16．4．1 利用辅助工具学习system generator

16．4．2 设计实现

16．4．3 基于edif的设计流程

16．4．4 设计仿真

16．4．5 约束文件

16．4．6 设计实例

16．5 小结

附录 实验指导

实验1 数码管显示时钟

实验2 音频信号发生器

实验3 彩条信号显示

实验4 从sram中读取数据并显示

实验5 液晶模块显示字符串

实验6 edk设计microblaze定时器中断

实验7 system generator使用

实验8 串行通信实验

实验9 虚拟信号发生器与示波器实验

参考文献