VLSI Chip Design with the Hardware Description Language Verilog

第1章 概述1

第2章 vlsi电路设计1

2.1 工艺技术基础和电路设计风格1

2.2 设计流程10

2.3 设计阶段划分12

第3章 risc处理器体系结构1

3.1 简单的risc处理器20

3.2 处理器体系结构的选择23

3.2.1 体系结构扩展技术23

3.2.2 方案评估25

3.2.3 设计方案技术小结28

第4章 verilog 简短介绍1

第5章 外部行为描述1

5.1 risc处理器如何工作1

5.1.1 汇编器38

5.1.2 测试板38

5.2 指令集39

5.2.1 ld/st类装载和存储指令41

5.2.2 ctr类跳转指令42

5.2.3 alu类算术和逻辑指令44

.5.2.4 特殊类指令45

5.2.5 综合指令46

5.2.6 中断46

5.3 基于verilog hdl建模的指令解释器48

5.3.1 概述49

5.3.2 组织结构50

5.3.3 应用54

5.4 测试方案详细说明书56

5.5 定量描述57

第6章 处理器粗略结构的内部描述1

6.1 数据流2

6.1.1 指令在数据通路中的执行60

6.1.2 数据通路的流水线61

6.1.3 流水线执行方式的特性62

6.2 时序64

6.2.1 简单的时钟方案64

6.2.2 总线协议65

6.3 流水线级67

6.3.1 流水线级的命名和设计68

6.3.2 取指令级if70

6.3.3 指令译码级id72

6.3.4 执行级ex75

6.3.5 存储器访问级ma76

6.3.6 回写级wb78

6.3.7 流水线各级任务总结78

6.4 cache和寄存器堆80

6.4.1 多功能cache mpc80

6.4.2 跳转目的cache82

6.4.3 流水线中mpc和btc的协同87

6.4.4 寄存器堆88

6.5 中断的处理90

第7章 粗略结构模型的流水线划分1

7.1 处理器chip95

7.2 取指令单元ifu103

7.2.1 i_bus多选器106

7.2.2 ifu_addr_bus多选器107

7.2.3 npc_bus多选器108

7.2.4 跳转目的cache btc108

7.2.5 多功能cache mpc109

7.2.6 跳转决策逻辑bdl112

7.2.7 程序计数计算器pcc113

7.2.8 流水级禁止逻辑pdl114

7.2.9 指令译码逻辑idl115

7.2.10 串行模式控制器 smc117

7.2.11 扩展pc逻辑epl117

7.3 指令译码单元idu118

7.3.1 译码块dg1121

7.3.2 译码块dg2121

7.3.3 译码块dg3122

7.3.4 译码块dg4123

7.3.5 译码块dg5124

7.3.6 译码块dg6125

7.4 算术逻辑单元alu126

7.4.1 算术单元模型130

7.4.2 logic模型131

7.4.3 shift模型131

7.5 存储器访问单元mau131

7.6 前推和寄存器单元fru133

7.6.1 寄存器地址译码器rac137

7.6.2 前推比较器cmp137

7.6.3 前推选择逻辑fsl138

7.6.4 寄存器访问逻辑ral139

7.6.5 数据和地址流水线140

7.7 构建完整的处理器141

第8章 门级模型综合1

8.1 由半导体生产商提供的库1

8.1.1 逻辑门2

8.1.2 内部缓冲器144

8.1.3 触发器144

8.1.4 锁存器145

8.1.5 输入时钟驱动器145

8.1.6 输入缓冲器145

8.1.7 单向输出缓冲器145

8.1.8 双向三态输出缓冲器146

8.1.9 测试用宏单元146

8.1.10 宏单元：加法器146

8.1.11 宏单元：移位器146

8.1.12 宏单元：用户定义的ram库146

8.1.13 自主开发的库单元：缓冲器147

8.1.14 自主开发的库单元： 触发器147

8.1.15 自主开发的库单元：多选器148

8.2 手工综合148

8.2.1 同步数据传输149

8.2.2 带组合逻辑的寄存器149

8.2.3 寄存器流水线151

8.2.4 多路数据选择器153

8.2.5 常数赋值156

8.2.6 变量赋值157

8.2.7 行为级描述的间接综合159

8.3 工具自动综合159

8.3.1 综合工具159

8.3.2 逻辑综合的例子159

8.4 一个较大的综合实例163

8.4.1 同步数据传输器163

8.4.2 组合逻辑164

8.4.3 数据选择多选器166

8.4.4 间接综合169

8.4.5 变量赋值170

8.5 特殊情况： 异步总线协议171

8.6 统计数据和设计经验172

8.7 门级模型的仿真和优化173

8.7.1 验证174

8.7.2 优化175

8.7.3 时序仿真176

第9章 测试、可测性设计、测试仪以及测试板1

9.1 错误模型和错误覆盖率1

9.2 自动测试仪（ate）181

9.2.1 测试仪的配置和操作182

9.2.2 格式和模版183

9.3 可测性设计185

9.3.1 用于存储器测试的多选器185

9.3.2 扫描通路187

9.3.3 信号分析187

9.3.4 半导体制造商的测试电路188

9.4 功能测试190

9.5 测试数据导出193

9.5.1 所需的测试方案和测试块193

9.5.2 三态、静态电流、工艺和存储器测试193

9.5.3 功能测试194

9.5.4 评估测试方案195

9.5.5 ate测试数据的准备196

9.6 ate测试仪199

9.6.1 dut卡的设置199

9.6.2 开始测试201

9.6.3 测试结果201

9.7 测试板203

9.7.1 底板205

9.7.2 pc接口卡和总线接口卡206

9.7.3 存储卡209

9.7.4 cpu卡210

9.7.5 评估211

9.8 结论211

第10章 总结和展望1

10.1 效率和复杂度215

10.2 用状态图和转换图进行大型vlsi设计的设计描述、分析和仿真217

10.3 错误模型和hdl的测试方案219

第11章 verilog hdl建模1

11.1 ebnf格式语法1

11.2 verilog语句223

11.2.1 结构语句224

11.2.2 变量声明231

11.2.3 操作符237

11.2.4 程序控制245

11.2.5 其它语句259

11.2.6 verilogxl 语句260

11.3 基本建模概念264

11.3.1 仿真器的并行执行原理和事件控制机制264

11.3.2 时序控制266

11.3.3 层次化建模和实例化270

11.3.4 行为和结构建模272

11.3.5 变量阵列272

11.3.6 模型和组273

11.3.7 双向通信273

11.3.8 一些实用编程指南276

11.4 实例277

11.4.1 简单的流水线277

11.4.2 复杂的流水线281

11.4.3 asic处理器的行为级模型294

11.4.4 asic处理器的结构化模型301

11.5 语句的ebnf语法322