Verilog HDL Synthesis:A Practical Primer
作者： [美]J.Bhasker著;孙海平等译
出版社：清华大学出版社,2004
简介： [font color="#ff6600"]通过本书，您可以：[/font]
· 迅速开始编写可综合的verilog模型。
· 获悉哪些语言结构可用于综合，这些结构如何映射成硬件，以得到所期望的逻辑电路。
· 学习如何避免功能的不匹配。
· 立即开始使用许多常用的硬件元件模型，或针对应用稍作修改后为己所用。
[font color="#ff6600"]关于本书的评价：[/font]
“该书易于阅读，并提供了大量可综合的verilog模型范例，为学生和从事逻辑设计的工程师快速掌握verilog hdl综合方面的知识提供了捷径。”
——vassilios gerousis，摩托罗拉公司高级工程师
“该书是讲授基于verilog的综合技术的理想教材，它不仅向读者演示了各种verilog结构所得出的硬件，还展示了如何剪裁verilog程序以获得所期望的硬件。”
——jim vellenga，viewlogic systems公司
“该书揭示了仿真和综合时必然会出现差别的各种情形，精心挑选的案例使得初学者和有经验的设计者都能意识到这些在调试时难以发现但却极为普遍的陷阱。”
——carlos roman，贝尔实验室
“这是一本极好的指南书，清晰。简洁地阐明了如何设计可综合的rtl模型。”
——douglas j．smith，"hdl chip design"的作者
“该书采用示例引导的方式来组织，对verilog初学者颇有价值。”
——egbert molenkamp，university of twente(荷兰)
