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简介
《开源软核处理器OpenRisc的SOPC设计》内容简介为：片上可编程系统（System On Programmable Chip，SOPC）已经成为嵌入式系统的发展方向。《开源软核处理器OpenRisc的SOPC设计》介绍基于源代码开放的OpenRisc1200（以下简称OR1200）软核处理器的SOPC设计方法。《开源软核处理器OpenRisc的SOPC设计》分为两部分，第一部分介绍OR1200软核处理器的架构和配置、Wishbone总线的标准及OR1200软核处理器软硬件开发环境的建立；第二部分以具体实例说明如何使用OR1200软核处理器完成嵌入式设计，其中包括：调试接口的实现、OR1200控制片内存储器和I／O、串口、SDRAM、外部总线、以太网、LCD及SRAM；另外还介绍如何在OR1200上运行嵌入式Linux，并针对第二部分给出部分源代码。
《开源软核处理器OpenRisc的SOPC设计》适合对SOPC或OR1200软核处理器感兴趣的初学者使用，也可作为嵌入式系统设计人员的自学用书，或作为相关专业研究生的教材和教师的教学参考书。
目录
第1章 SOPC及常用软核处理器概述
1.1 从SoC到SOPC
1.3 常用软核处理器概述
1.2.1 LEON系列
1.2.2 Altera公司的NiosII
1.2.3 OpenCores组织的OpenRisc系列
第2章 OR1200软核的配置
2.1 OR1200软核的架构
2.2 OR1200软核的组成
2.3 OR1200软核的配置
第3章 Wishbone片上总线
3.1 Wishbone总线概述
3.2 Wishbone总线信号和时序
3.2.1 Wishbone总线信号
3.2.2 Wishbone总线循环
3.2.3 Wishbone互连接口、结构及工作原理
3.2.4 Wishbone主设备和从设备模型
第4章 软件开发工具的安装和使用
4.1 GNU交叉编译环境的组成和建立
4.1.1 交叉编译
4.1.2 binutils
4.1.3 GCC
4.1.4 GDB
4.1.5链接描述文件
4.2 make和Makefile的使用
4.2.1 Makefile的基本结构
4.2.2 Makefile的变量
4.2.3 隐含规则
4.2.4 make的命令行选项
4.3 加深对Makefile的理解
4.3.1 汇编语言
4.3.2 C语言
4.4 ORlk系列CPU的体系结构模拟器orlksim
第5章 片内存储器和I／O控制器的设计
5.1 FPGA内部的RAM块资源
5.1.1 RAM块的使用
5.1.2 CyelonelI的RAM块
5.1.3 单口RAM块的描述方法
5.1.4 简单双口RAM块的描述方法
5.1.5 单口ROM块的描述方法
5.2 I／O控制器的结构和功能
5.2.1 通用I／O控制器
5.2.2 最简I／O控制器
5.3 ORP概念及其定义
5.4 设计与Wishbone兼容的RAM和ROM模块
5.4.1 RAM模块
5.4.2 ROM模块
5.5 最简I／O控制器及综合结果分析
5.5.1 最简I／O控制器
5.5.2 综合结果分析
5.6 最小系统的建立、编译和仿真
5.6.1 最小系统的建立
5.6.2 编写程序
5.6.3 仿真
第6章 Debug接口的实现
6.1 JTAG原理和标准
6.1.1 JTAG简介
6.1.2 基本单元
6.1.3 总体结构
6.1.4 TAP状态机
6.1.5 应用
6.2 调试模块的结构及其与OR1200的连接方法
6.2.1 DBGI简介
6.2.2 DBGI结构
6.2.3 I／O端口
6.2.4 内部寄存器
6.2.5 链结构
6.2.6 未来发展
6.3 DBGI的集成和板级功能仿真
6.3.1 DBGI的集成
6.3.2 板级功能仿真
6.4 GDB、JTAG、GDBServer、orlksim的工作原理
6.4.1 GDB
6.4.2 GDB和JTAG Server
6.4.3 GDB和GDBServer
6.4.4 GDB和orlksim
6.4.5 JTAG协议
6.5 使用GDB和JTAG Server进行Debug接口的调试
6.6 使用DDD进行可视化调试
第7章 UARTl6550内核的结构和使用
7.1 UART的概念、功能和发展
7.2 UART的通信模式、数据格式和流控制
7.2.1 通信模式
7.2.2 数据格式
7.2.3 流控制
7.3 工业标准UART 16550
7.3.1 特性
7.3.2 接口和结构
7.3.3 寄存器
7.4 兼容16550的UART IP Core
7.5 OR1200的异常和外部中断处理
7.6 集成带有UART的系统
7.6.1 集成
7.6.2 编程
7.7 仿真带有UART的系统
7.8 验证带有UART的系统
第8……
1.1 从SoC到SOPC
1.3 常用软核处理器概述
1.2.1 LEON系列
1.2.2 Altera公司的NiosII
1.2.3 OpenCores组织的OpenRisc系列
第2章 OR1200软核的配置
2.1 OR1200软核的架构
2.2 OR1200软核的组成
2.3 OR1200软核的配置
第3章 Wishbone片上总线
3.1 Wishbone总线概述
3.2 Wishbone总线信号和时序
3.2.1 Wishbone总线信号
3.2.2 Wishbone总线循环
3.2.3 Wishbone互连接口、结构及工作原理
3.2.4 Wishbone主设备和从设备模型
第4章 软件开发工具的安装和使用
4.1 GNU交叉编译环境的组成和建立
4.1.1 交叉编译
4.1.2 binutils
4.1.3 GCC
4.1.4 GDB
4.1.5链接描述文件
4.2 make和Makefile的使用
4.2.1 Makefile的基本结构
4.2.2 Makefile的变量
4.2.3 隐含规则
4.2.4 make的命令行选项
4.3 加深对Makefile的理解
4.3.1 汇编语言
4.3.2 C语言
4.4 ORlk系列CPU的体系结构模拟器orlksim
第5章 片内存储器和I／O控制器的设计
5.1 FPGA内部的RAM块资源
5.1.1 RAM块的使用
5.1.2 CyelonelI的RAM块
5.1.3 单口RAM块的描述方法
5.1.4 简单双口RAM块的描述方法
5.1.5 单口ROM块的描述方法
5.2 I／O控制器的结构和功能
5.2.1 通用I／O控制器
5.2.2 最简I／O控制器
5.3 ORP概念及其定义
5.4 设计与Wishbone兼容的RAM和ROM模块
5.4.1 RAM模块
5.4.2 ROM模块
5.5 最简I／O控制器及综合结果分析
5.5.1 最简I／O控制器
5.5.2 综合结果分析
5.6 最小系统的建立、编译和仿真
5.6.1 最小系统的建立
5.6.2 编写程序
5.6.3 仿真
第6章 Debug接口的实现
6.1 JTAG原理和标准
6.1.1 JTAG简介
6.1.2 基本单元
6.1.3 总体结构
6.1.4 TAP状态机
6.1.5 应用
6.2 调试模块的结构及其与OR1200的连接方法
6.2.1 DBGI简介
6.2.2 DBGI结构
6.2.3 I／O端口
6.2.4 内部寄存器
6.2.5 链结构
6.2.6 未来发展
6.3 DBGI的集成和板级功能仿真
6.3.1 DBGI的集成
6.3.2 板级功能仿真
6.4 GDB、JTAG、GDBServer、orlksim的工作原理
6.4.1 GDB
6.4.2 GDB和JTAG Server
6.4.3 GDB和GDBServer
6.4.4 GDB和orlksim
6.4.5 JTAG协议
6.5 使用GDB和JTAG Server进行Debug接口的调试
6.6 使用DDD进行可视化调试
第7章 UARTl6550内核的结构和使用
7.1 UART的概念、功能和发展
7.2 UART的通信模式、数据格式和流控制
7.2.1 通信模式
7.2.2 数据格式
7.2.3 流控制
7.3 工业标准UART 16550
7.3.1 特性
7.3.2 接口和结构
7.3.3 寄存器
7.4 兼容16550的UART IP Core
7.5 OR1200的异常和外部中断处理
7.6 集成带有UART的系统
7.6.1 集成
7.6.2 编程
7.7 仿真带有UART的系统
7.8 验证带有UART的系统
第8……
开源软核处理器OpenRisc的SOPC设计
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