Verilog HDL与数字ASIC设计基础

　　第1章 概述
　　 1.1 EDA技术的发展
　　 1.2 硬件描述语言
　　 1.2.1 HDL的发展
　　 1.2.2 HDL的内容与特点
　　 1.3 可编程逻辑器件与专用集成电路
　　 1.3.1 可编程逻辑器件
　　 1.3.2 专用集成电路
　　 1.3.3 基于IP核复用技术的SOC芯片
　　 1.3.4 FPGA／CPLD与ASIC设计流程
　　 1.4 数字系统设计方法
　　 1.4.1 数字系统的组成
　　 1.4.2 自下而上的设计方法
　　 1.4.3 自上而下的设计方法
　　 1.5 EDA设计工具的选择
　　 思考题和习题一
　　第2章 Verilog HDL基础
　　 2.1 Verilog HDL的基本语法规则
　　 2.1.1　词法规定
　　 2.1.2　逻辑值集合
　　 2.1.3　常量及其表示
　　 2.1.4　变量的数据类型
　　 2.2 Verilog HDL运算符
　　 2.2.1　算术运算符
　　 2.2.2　相等与全等运算符
　　 2.2.3　逻辑运算符
　　 2.2.4　位运算符
　　 2.2.5　缩位运算符
　　 2.2.6　位拼接运算符
　　 2.2.7　运算符的优先级别
　　 2.3 Verilog HDL程序的基本结构
　　 2.3.1 Verilog HDL程序的基本结构
　　 2.3.2 简单Verilog HDL程序实例
　　 2.4 逻辑功能的仿真与测试
　　 2.4.1　使用QuartusⅡ软件进行仿真
　　 2.4.2　使用ModelSim软件进行仿真
　　 思考题和习题二
　　第3章 Verilog HDL常甩建模方式
　　 3.1 Verilog HDL结构级建模
　　 3.1.1 多输人门
　　 3.1.2 多输出门
　　 3.1.3 三态门
　　 3.1.4 门级建模设计举例
　　 3.1.5 分层次的电路设计方法简介
　　 3.2 Verilog HDL数据流建模
　　 3.2.1　数据流建模的基本语句
　　 3.2.2　数据流建模举例
　　 3.3 Verilog HDL行为级建模
　　 3.3.1 行为级建模的基本语句
　　 3.3.2 触发器和移位寄存器的建模
　　
　　 3.3.3 计数器的建模
　　 3.3.4 FIFP的建模
　　 3.4 Verilog HDL函数与任务的使用
　　 3.4.1 函数(function)说明语句
　　 3.4.2 任务(task)说明语句
　　 思考题和习题三
　　第4章　有限状态机设计
　　 4.1　状态机的基本概念
　　 4.1.1　状态机的基本结构及类型
　　 4.1.2　状态机的状态图表示法
　　 4.1.3　状态机的设计步骤
　　 4.2 基于Verilog HDL的状态机描述方法
　　 4.2.1　状态图的建立过程
　　 4.2.2　推荐的状态图描述方法
　　 4.3　状态机设计中的关键技术
　　 4.3.1　状态编码
　　 4.3.2　消除输出端产生的毛刺
　　 4.3.3　使用One-hot编码方案设计状态机
　　 4.4　状态机设计举例
　　 4.4.1　汽车尾灯控制电路设计
　　 4.4.2　十字路口交通灯控制电路设计
　　 4.4.3　串行D／A转换器逻辑控制电路设计
　　 思考题和习题四
　　第5章 Altera公司的CPLD／FPGA
　　 5.1 可编程逻辑器件综述
　　 5.1.1 PLD发展简史
　　 5.1.2 PLD的表示方法
　　 5.1.3 PLD的与一或阵列结构
　　 5.1.4 与一或阵列实现组合逻辑函数的原理
　　 5.1.5 PLD器件实现时序逻辑电路的基本原理
　　 5.1.6 通用型GAL器件的基本结构
　　 5.2 MAX7000S系列器件结构
　　 5.2.1 Altera公司的产品简介
　　 5.2.2 MAX7000S系列器件结构
　　 5.3 MAX3000A系列器件结构
　　 5.3.1 器件概述
　　 5.3.2 MAX3000A系列器件的结构特点
　　 5.4 FLEX10K系列器件结构
　　 5.4.1 FPGA实现逻辑函数的基本原理
　　 5.4.2 FLEX10K系列器件结构
　　 5.5 Cyclone系列器件结构
　　 5.5.1 功能描述
　　 5.5.……