Verilog HDL数字系统设计与验证

　　第一部分 语法基础与基本电路单元设计
　　 第1章 引言
　　 1.1 Verilog HDL语言的产生与发展
　　 1.2 设计流程
　　 1.3 Verilog HDL在电路仿真中的应用
　　 1.4 Verilog HDL在电路综合中的应用
　　 思考与练习
　　 第2章 Verilog代码结构
　　 2.1 模块的结构
　　 2.2 电路功能描述方式
　　 思考与练习
　　 第3章 Verilog中的常量、变量与数据类型
　　 3.1 常量
　　 3.2 变量
　　 3.3 块语句与变量的赋值
　　 思考与练习
　　 第4章 操作符/运算符
　　 4.1 算术操作符
　　 4.2 关系操作符
　　 4.3 相等关系操作符
　　 4.4 逻辑操作符
　　 4.5 按位操作符
　　 4.6 缩位(归约)操作符
　　 4.7 移位操作符
　　 4.8 条件操作符
　　 4.9 并位(位拼接)操作符
　　 4.10 操作符的优先级
　　 思考与练习
　　 第5章 条件语句与循环语句
　　 5.1 if-else语句
　　 5.1.1 if-else语句的语法结构
　　 5.1.2 if-else语句与锁存器
　　 5.2 case，casez和casex语句
　　 5.2.1 case语句
　　 5.2.2 casez和casex语句
　　 5.2.3 case语句与锁存器
　　 5.3 循环语句
　　 5.3.1 forever循环语句
　　 5.3.2 repeat循环语句
　　 5.3.3 while循环语句
　　 5.3.4 for循环语句
　　 思考与练习
　　 第6章 任务与函数
　　 6.1 任务
　　 6.1.1 任务定义
　　 6.1.2 任务调用
　　 6.1.3 任务定义与调用举例
　　 6.2 函数
　　 6.2.1 函数的定义
　　 6.2.2 函数的调用
　　 6.2.3 函数定义与调用举例
　　 6.3 任务与函数的异同小结
　　 思考与练习
　　 第7章 用户定义的原语
　　 7.1 UDP的定义
　　 7.2 组合电路UDP
　　 7.3 时序电路UDP
　　 第8章 状态机
　　 8.1 引言
　　 8.2 设计风格1
　　 8.3 设计风格2
　　 8.4 设计风格3
　　 8.5 状态机编码方式：二进制编码和独热编码
　　 思考与练习
　　 第9章 系统任务与编译预处理
　　 9.1 与仿真相关的系统任务
　　 9.1.1 $display和$write
　　 9.1.2 $monitor和$strobe
　　 9.1.3 $time和$realtime
　　 9.1.4 $finish和$stop
　　 9.1.5 $readmemh和$readmemb
　　 9.1.6 $random
　　 9.2 与波形和定时检查相关的系统任务
　　 9.3 编译预处理语句
　　 9.3.1 宏定义define
　　 9.3.2 文件包含处理
　　 9.3.3 仿真时间标度timescale
　　 9.4 条件编译命令
　　 思考与练习
　　 第10章 常用基本电路单元设计
　　 10.1 Verilog代码的综合
　　 10.2 算术逻辑单元
　　 10.3 并/串变换电路
　　 10.4 简单自动售货机控制电路
　　 10.5 7段数码显示器控制电路
　　 10.6 逐级进位和超前进位加法器
　　 10.6.1 逐级进位加法器实现方法
　　 10.6.2 超前进位加法器
　　 10.7 同步FIFO的设计
　　 思考与练习
　　第二部分系统设计与验证
　　 第11章 静态定时分析、时钟域与同步化设计
　　 11.1 前仿真与后仿真
　　 11.2 静态定时分析
　　 11.2.1 静态定时分析与门延迟
　　 11.2.2 时钟抖动对静态定时分析的影响
　　 11.2.3 时钟偏移对静态定时分析的影响
　　 11.3 时钟域与同步化设计
　　 11.3.1 同步器结构
　　 11.3.2 时钟域的划分
　　 11.3.3 单一跨时钟域信号的有效传递
　　 11.3.4 多个跨时钟域信号的有效传递
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