基于Quartus II的FPGA/CPLD数字系统设计实例

　　第1章 Altera Quartus II开发流程
　　 1．1 Quarlus II软件综述
　　 1．1．1 Quarlus II软件的特点及支持的器件
　　 1．1．2 Quarlus II软件的集成工具及其功能简介
　　 l．1．3 Qliartus II软件的用户界面
　　 1．2 设计输入
　　 1．2．1 设计输入方式
　　 1．2．2 设计方法
　　 1．3 约束输入
　　 1．3．1 使用分配编辑器(Assignments Editor)
　　 1．3．2 使用引脚规划器(Pin Planner)
　　 1．3．3 使用Settings对话框
　　 1．4 综合
　　 1．4．1 使用Quartus II软件集成综合
　　 1．4．2 控制综合
　　 1．4．3 第三方综合工具
　　 1．5 布局布线
　　 1．5．1 设置布局布线参数
　　 1．5．2 反向标注分配
　　 1．6 仿真
　　 1．6．1 指定仿真器设置
　　 1．6．2 建立矢量源文件
　　 1．6．3 第三方仿真工具
　　 1．7 编程与配置
　　 1．7．1 建立编程文件
　　 1．7．2 器件编程和配置
　　第2章 Altera Quartus II的使用
　　 2．1 原理图和图表模块编辑
　　 2．1．1 内附逻辑函数
　　 2．1．2 编辑规则
　　 2．1．3 原理图和图表模块编辑工具
　　 2．1．4 原理图编辑流程
　　 2．2 文本编辑
　　 2．3 混合编辑(自底向上)
　　 2．4 混合编辑(自顶向下)
　　第3章 门电路设计范例
　　 3．1 与非门电路
　　 3．2 或非门电路
　　 3．3 异或门电路
　　 3．4 三态门电路
　　 3．5 单向总线缓冲器
　　 3．6 双向总线缓冲器
　　第4章 组合逻辑电路设计范例
　　 4．1 编码器
　　 4．1．1 8线-3线编码器
　　 4．1．2 8线-3线优先编码器
　　 4．2 译码器
　　 4．2．1 3线-8线译码器
　　 4．2．2 BCD-7段显示译码器
　　 4．3 数据选择器
　　
　　 4．3．1 4选1数据选择器
　　 4．3．2 8选l数据选择器
　　 4．4 数据分配器
　　 4．5 数值比较器
　　 4．6 加法器
　　 4．6．1 半加器
　　 4．6．2 全加器
　　 4．6．3 4位全加器
　　 4．7 减法器
　　 4．7．1 半减器
　　 4．7．2 全减器
　　 4．7．3 4位全减器
　　第5章 触发器设计范例
　　 5．1 RS触发器
　　 5．2 JK触发器
　　 5．3 D触发器
　　 5．4 T触发器
　　第6章 时序逻辑电路设计范例
　　 6．1 同步计数器
　　 6．1．1 同步4位二进制计数器
　　 6．1．2 同步二十四进制计数器
　　 6．2 异步计数器
　　 6．3 减法计数器
　　 6．4 可逆计数器
　　 6．5 可变模计数器
　　 6．5．1 无置数端的可变模计数器
　　 6．5．2 有置数端的可变模计数器
　　 6．6 寄存器
　　 6．7 锁存器
　　 6．8 移位寄存器
　　 6．8．1 双向移位寄存器
　　 6．8．2 串入／串出移位寄存器
　　 6．8．3 串入／并出移位寄存器
　　 6．8．4 并入／串出移位寄存器
　　 6．9 顺序脉冲发生器
　　 6．10 序列信号发生器
　　 6．11 分频器
　　 6．11．1 偶数分频器
　　 6．11．2 奇数分频器
　　 6．11．3半 整数分频器
　　第7章 存储器设计范例
　　 7．1 只读存储器(ROM)
　　 7．2 随机存储器(RAM)
　　 7．3 堆栈
　　第8章 数字系统设计范例
　　 8．1 跑马灯设计
　　 8．2 8位数码扫描显示电路设计
　　 8．3 4×4键盘扫描电路设计
　　 8．4 数字频率计
　　 8．5 乒乓球游戏机
　　
　　 8．6 交通控制器
　　 8．7 数字钟
　　 8．8 自动售货机
　　 8．9 出租车计费器
　　 8．10 电梯控制器
　　第9章 可参数化宏模块及IP核的使用
　　 9．1 ROM、RAM、FIF0的使用
　　 9．1．1 ROM的使用
　　 9．1．2 RA……