Digital logic design:fourth edition

第1章　数字系统与编码　1

1.1　简介　1

1.2　数字系统　1

1.3　数字系统之间的转换　2

1.4　二进制加减法　4

1.5　带符号的算术　5

1.6　补码算术　5

1.7　二进制数的补码表示　5

1.8　基数补码和降基补码算术的有效性　7

1.9　偏置二进制表示法　8

1.10　基数补码的加减法　8

1.11　基数补码表示的图示　10

1.12　降基补码的加减法运算　10

1.13　无符号二进制数的乘法　11

1.14　有符号二进制数的乘法　12

1.15　二进制除法　12

1.16　浮点运算　13

1.17　十进制数字的二进制编码　14

1.18　n维立方体和距离　15

1.19　错误检测和纠错　16

.1.20　汉明码　17

1.21　格雷码　18

1.22　ascii码　19

1.23　复习题　21

第2章　布尔代数　23

2.1　简介　23

2.2　布尔代数　23

2.3　派生布尔操作　24

2.4　布尔函数　24

2.5　真值表　24

2.6　开关逻辑　25

2.7　与运算的开关应用　25

2.8　或运算的开关应用　26

2.9　与门和或门的应用　27

2.10　非运算　27

2.11　布尔运算的门和开关应用　28

2.12　布尔定理　28

2.13　完全集　31

2.14　异或运算　31

2.15　reed-muller等式　32

2.16　集合论和文氏图　32

2.17　复习题　33

第3章　卡诺图和函数简化　36

3.1　简介　36

3.2　最小项和最大项　36

3.3　正则表达式　37

3.4　两个变量的布尔函数　37

3.5　卡诺图　38

3.6　用卡诺图表示布尔函数　40

3.7　卡诺图中的最大项　41

3.8　布尔函数的简化　42

3.9　反函数　44

3.10　无关项　45

3.11　最大项的积的简化　46

3.12　quine-mccluskey列表简化法　47

3.13　质蕴涵表的性质　49

3.14　循环质蕴涵表(cycle primeimplicant table)　50

3.15　半循环质蕴涵表　51

3.16　函数中含有无关项的quine-mccluskey列表简化法　52

3.17　布尔函数的十进制quine-mccluskey列表简化法　52

3.18　多输出电路　55

3.19　多输出函数的列表法　58

3.20　降维图(reduced dimension maps)　60

3.21　根据真值表绘制降维图　61

3.22　从降维图中读函数　62

3.23　降维图画圈的规则　62

3.24　最小化的标准　63

3.25　复习题　64

第4章　组合逻辑设计方法　67

4.1　简介　67

4.2　与非(nand)函数　67

4.3　用与非逻辑实现与函数和或函数　68

4.4　用与非逻辑实现积之和　68

4.5　或非(nor)函数　70

4.6　用或非逻辑实现与函数和或函数　71

4.7　用或非逻辑实现和之积　72

4.8　用或非逻辑实现积之和　72

4.9　与非和或非网络的布尔代数分析　73

4.10　与非和或非网络的符号电路分析　74

4.11　其他的函数表示方式　75

4.12　门信号约定　75

4.13　门扩展　76

4.14　各种逻辑门网络　76

4.15　异或和异或非(exclusive-nor)　77

4.16　噪声容限　80

4.17　传输延迟　81

4.18　速率-功耗乘积　82

4.19　扇出　83

4.20　复习题　84

第5章　中规模集成电路组合逻辑设计　86

5.1　简介　86

5.2　复用器和数据选择　86

5.3　常见中规模集成电路复用器　87

5.4　复用器互连　89

5.5　用复用器作为布尔函数发生器　90

5.6　多级复用　92

5.7　分接器　94

5.8　复用器/分接器构成的数据传输系统　95

5.9　译码器　96

5.10　译码器网络　98

5.11　用译码器作为最小项发生器　99

5.12　显示译码　100

5.13　编码器电路基础　102

5.14　常见中规模集成电路编码器　103

5.15　编码网络　104

5.16　奇偶校验码的生成与校验　105

5.17　数值比较器　108

5.18　迭代电路　112

5.19　复习题　114

第6章　锁存器(latch)与触发器(flip-flop)　117

6.1　简介　117

6.2　双稳态单元　117

6.3　sr锁存器　118

6.4　控制型sr锁存器　120

6.5　d锁存器　121

6.6　锁存器时序参数　122

6.7　jk触发器　122

6.8　主/从jk触发器　124

6.9　异步控制(直接重置和清零)　125

6.10　1和0捕获　125

6.11　主/从rs触发器　126

6.12　边缘d触发器　126

6.13　边沿jk触发器　129

6.14　t触发器　129

6.15　机械开关的抖动消除　130

6.16　寄存器　131

6.17　复习题　131

第7章　计数器和寄存器　134

7.1　简介　134

7.2　时钟信号　134

7.3　基本计数器设计　135

7.4　串联和并联计数器　136

7.5　五分标正向计数器　137

7.6　同步计数器的设计步骤　140

7.7　格雷码计数器　141

7.8　十分标格雷码正向计数器的设计　142

7.9　十六分标可逆计数器　143

7.10　二进制异步计数器　143

7.11　异步计数器的译码　145

7.12　异步复位表计数器　146

7.13　集成电路计数器　147

7.14　ic计数器的串联　151

7.15　移位寄存器　152

7.16　4位7494移位寄存器　153

7.17　4位7495通用移位寄存器　154

7.18　74165并行装载8位移位寄存器　154

7.19　使用移位寄存器作为计数器和顺序发生器　155

7.20　移位寄存器的通用状态图　156

7.21　十进制计数器的设计　157

7.22　环形计数器　158

7.23　绞环计数器(约翰逊计数器)　160

7.24　约翰逊计数器的串行和并行连接　162

7.25　带异或反馈的移位寄存器　163

7.26　多位比率乘法器　167

7.27　复习题　169

第8章　时钟驱动时序电路　171

8.1　简介　171

8.2　基本的同步时序电路　171

8.3　一个时钟驱动时序电路的分析　171

8.4　同步时序电路的设计步骤　174

8.5　一个序列检测器的设计　177

8.6　摩尔和米勒状态机　179

8.7　使用jk触发器的时序电路分析　182

8.8　使用jk触发器的时序电路设计　183

8.9　状态化简　185

8.10　状态分配　189

8.11　算法状态机图　192

8.12　asm图到硬件的转换　194

8.13　“单热态位”状态分配　195

8.14　时钟偏移　196

8.15　时序约束　197

8.16　异步输入　198

8.17　握手　199

8.18　复习题　201

第9章　事件驱动的电路　205

9.1　简介　205

9.2　异步时序电路的设计流程　205

9.3　稳定和不稳定的状态　206

9.4　一个电灯开关电路的设计　206

9.5　竞争　208

9.6　无竞争的状态编码　210

9.7　泵问题　211

9.8　一个序列探测器的设计　213

9.9　不完全描述状态表的化简　218

9.10　兼容性　218

9.11　相容状态对的确定　219

9.12　合并图　220

9.13　状态化简流程　220

9.14　电路冒险　221

9.15　门延迟　221

9.16　脉冲的产生　222

9.17　组合逻辑网络中静态冒险的产生　222

9.18　静态冒险的消除　223

9.19　无冒险组合网络的设计　225

9.20　网络中冒险的检测　226

9.21　无冒险的异步电路设计　228

9.22　动态冒险　230

9.23　功能冒险　231

9.24　固有冒险　232

9.25　复习题　233

第10章　测量与接口　236

10.1　简介　236

10.2　施密特触发器电路　236

10.3　施密特输入门　237

10.4　d/a转换　240

10.5　a/d转换　241

10.6　高速转换器　242

10.7　积分式a/d转换器　243

10.8　使用嵌入d/a转换器的a/d转换器　245

10.9　轴编码器和线性编码器　247

10.10　运动传感　248

10.11　绝对编码器　249

10.12　格雷码到二进制码的转换　252

10.13　佩雷斯克码　253

10.14　增量编码器　253

10.15　集电极开路和三态门　255

10.16　集电极开路门的应用　256

10.17　三态缓冲门和三态门的应用　259

10.18　其他的接口元件　261

10.19　复习题　262

第11章　可编程逻辑器件　265

11.1　简介　265

11.2　只读存储器　265

11.3　rom时序　267

11.4　rom内部结构　268

11.5　使用rom实现布尔函数　269

11.6　rom中的内部编址技术　271

11.7　存储器选址　272

11.8　用rom设计时序电路　272

11.9　可编程逻辑器件(pld)　275

11.10　可编程门阵列(pga)　275

11.11　可编程逻辑阵列(pla)　277

11.12　可编程阵列逻辑(pal)　280

11.13　可编程逻辑程序控制器(pls)　283

11.14　现场可编程门阵列(fpga)　288

11.15　xilinx现场可编程阵列　290

11.16　actel可编程门阵列　294

11.17　altera可擦写可编程逻辑器件　295

11.18　复习题　296

第12章　算术运算电路　299

12.1　简介　299

12.2　半加器　299

12.3　全加器　300

12.4　二进制减法　302

12.5　四位二进制全加器　302

12.6　先行进位加法器　303

12.7　74283四位先行进位加法器　305

12.8　使用补码算术运算的加/减法电路　307

12.9　溢出　308

12.10　串行加/减法　308

12.11　累加器　310

12.12　用中规模集成电路加法器实现十进制算术运算　310

12.13　十进制算术运算的加/减法器　312

12.14　7487原/补码器件　315

12.15　算术/逻辑单元设计　316

12.16　常见中规模集成电路的算术/逻辑运算器件　319

12.17　乘法　320

12.18　组合逻辑乘法器　321

12.19　用rom实现的乘法器　322

12.20　用移位和加法实现的乘法器　324

12.21　常用的乘法器模块　328

12.22　符号算术运算　329

12.23　booth算法　329

12.24　booth算法的实现　330

12.25　复习题　332

第13章　故障诊断与测试　334

13.1　简介　334

13.2　故障检测和定位　335

13.3　门的敏感性　337

13.4　一个2-输入与门的故障测试　338

13.5　路径敏化　339

13.6　带扇出网络的路径敏化　340

13.7　无法检测的故障　343

13.8　桥接故障　345

13.9　故障检测表　346

13.10　与/或电路的两级故障检测　350

13.11　或/与电路的两级故障检测　353

13.12　布尔差分　356

13.13　测试压缩技术　360

13.14　名标分析　361

13.15　扫描路径测试技术　363

13.16　可测性设计　365

13.17　复习题　366

附录a　逻辑功能符号　369

a.1　简介　369

a.2　逻辑功能符号系统的基本原则　369

a.3　关联符号　372

a.4　逻辑功能符号中g关联的简单例子　372

a.5　控制关联、置位关联和复位关联　374

a.6　双稳态逻辑元件和c关联　376

a.7　计数器、z关联与m关联　377

a.8　移位寄存器　379

a.9　可编程器件和a关联　379

a.10　运算电路与n关联　381

参考文献　382