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简介
本书详细介绍CPU的逻辑电路设计方法并给出实际的逻辑电路以及功能模拟结果。全书共分十章，首先从数字逻辑和CPU逻辑电路设计开始，以MIPS体系结构中比较典型的指令为样板，讨论了单周期和多周期的CPU设计技术；然后，讨论了系统控制协处理器的设计；最后讨论了较为复杂的存储管理设计技术、中断和例外管理设计技术和流水线CPU设计技术。书中还用MIPS汇编语言编写了用于CPU测试的简单程序，对所设计的CPU逻辑电路进行功能模拟，以验证CPU逻辑电路的正确性。这些电路和程序以及测试波形图均在书中给出。
本书可作为高等院校CPU逻辑设计课程的教材，也可以用做“计算机组成”课程的教学参考书。
目录
第 1 章 数字电路设计基础 12页
1.1 布尔代数 13页
1.2 逻辑表达式 14页
1.2.1 真值表和逻辑化简 14页
1.2.2 与或格式和或与格式 15页
1.2.3 带有使能端的 D 触发器 16页
1.3 逻辑门实现技术 16页
1.3.1 晶体管开关 16页
1.3.2 CMOS 逻辑门 17页
1.3.3 负逻辑系统 19页
1.4 数字电路的实现方法 20页
1.4.1 标准器件 20页
1.4.2 用户可编程逻辑芯片———PLA,PAL,CPLD 和 FPGA 21页
1.4.3 客户全定制芯片 26页
1.4.4 客户半定制芯片———标准单元和门阵列 26页
1.5 数字电路的开发过程 28页
1.6 MAX +PLUS Ⅱ的使用方法 29页
1.6.1 逻辑图输入 30页
1.6.2 编译 32页
1.6.3 功能模拟 33页
1.6.4 生成电路的逻辑符号 36页
1.7 AHDL,Verilog HDL 和 VHDL 举例 38页
第 2 章 CPU 逻辑电路设计概述 41页
2.1 二进制数的大小及计算结果的溢出判断 41页
2.2 数据在存储器中的存放和数据对齐 43页
2.3 MIPS 指令集简介 44页
2.4 CPU 逻辑电路设计简介 50页
2.4.1 单周期 CPU 简介 50页
2.4.2 多周期 CPU 简介 51页
2.4.3 流水线 CPU 简介 56页
2.5 存储器管理和 TLB 设计概述 59页
2.5.1 虚拟地址到物理地址的转换 59页
2.5.2 快速地址转换表 TLB 61页
2.6 高速缓存 Cache设计概述 62页
2.6.1 Cache映射 62页
2.6.2 Cache行替换 65页
2.6.3 写策略 65页
2.6.4 几种 MIPS CPU 的 Cache构成 66页
2.7 几种典型的 MIPS CPU 67页
第 3 章 M IPS 指令 68页
3.1 MIPS 寄存器堆 69页
3.2 指令格式 69页
3.3 CPU 指令 70页
3.3.1 计算指令 70页
3.3.2 数据传送(load/store)指令 79页
3.3.3 转移及分支指令 84页
3.3.4 协处理器指令 87页
3.3.5 其他指令 89页
3.4 小结 91页
第 4 章 常用电路、算法及电路实现 92页
4.1 逻辑运算器 92页
4.1.1 逻辑与 92页
4.1.2 逻辑或 93页
4.1.3 逻辑或非 93页
4.1.4 逻辑异或 93页
4.2 常用电路 94页
4.2.1 译码器 94页
4.2.2 数据选择器 95页
4.3 加减法器 97页
4.3.1 32 位加法器 97页
4.3.2 32 位减法器 103页
4.3.3 32 位加减法器 103页
4.4 乘法器 104页
4.4.1 32 位无符号乘法器 104页
4.4.2 32 位乘法器 111页
4.4.3 乘法并行阵列 117页
4.4.4 Booth 乘法算法 119页
4.5 除法器 122页
4.5.1 恢复余数法 122页
4.5.2 不恢复余数法 124页
4.5.3 有符号除法器 126页
4.6 移位器 134页
4.6.1 逻辑移位 134页
4.6.2 算术移位 134页
4.6.3 循环移位 135页
4.7 首 0/1 计数器 136页
4.7.1 首 1 计数器 136页
4.7.2 首 0 计数器 140页
4.8 比较器 140页
4.9 ALU 设计 141页
4.10 小结 142页
第 5 章 单周期 CPU 设计 144页
5.1 指令描述 144页
5.2 设计思路 146页
5.2.1 R 类型指令 151页
5.2.2 I类型指令 151页
5.2.3 J类型指令 154页
5.3 寄存器堆设计 155页
5.4 单周期 CUP 详细逻辑电路设计 159页
5.4.1 取指令逻辑 160页
5.4.2 指令译码逻辑 162页
5.4.3 指令执行逻辑 166页
5.4.4 存储器访问逻辑 169页
5.4.5 结果写回逻辑 170页
5.5 测试波形图 171页
5.6 考虑延迟转移的单周期 CPU 设计 173页
第 6 章 多周期 CPU 设计 176页
6.1 无延迟转移功能的 CPU 176页
6.1.1 设计思路及数据路径 177页
6.1.2 CPU 的控制信号 181页
6.2 带有延迟转移功能的 CPU 184页
6.2.1 控制部件设计 185页
6.2.2 数据路径设计 194页
6.2.3 多周期 CPU 整体逻辑电路 199页
6.2.4 功能模拟波形图 199页
6.3 性能分析 202页
6.4 小结 202页
第 7 章 系统控制协处理器的寄存器 203页
7.1 CP0 寄存器 203页
7.2 CP0 寄存器详细介绍 204页
7.3 CP0 寄存器实现 220页
7.4 CP0 寄存器堆读写 232页
7.5 小结 233页
第 8 章 存储管理 234页
8.1 MIPS 虚拟地址空间分配 234页
8.2 MIPS TLB 概述 236页
8.3 地址转换 238页
8.3.1 固定地址转换 238页
8.3.2 块地址转换 240页
8.3.3 基于 TLB 的地址转换 242页
8.4 TLB 实现 248页
8.4.1 输入输出信号 248页
8.4.2 TLB 条目实现 249页
8.4.3 TLB 实现 249页
8.5 存储管理实现 254页
8.5.1 数据虚拟地址转换 255页
8.5.2 指令虚拟地址转换 256页
8.6 小结 257页
第 9 章 中断和例外管理 258页
9.1 中断 258页
9.1.1 Reset例外、SoftReset例外、NMI例外 258页
9.1.2 普通外部中断 259页
9.1.3 中断处理 261页
9.2 例外 263页
9.2.1 例外向量 263页
9.2.2 通用例外处理 264页
9.2.3 Reset例外处理 265页
9.2.4 SoftReset例外处理 268页
9.2.5 NMI例外 268页
9.2.6 MCheck 例外 270页
9.2.7 TLB Refill例外 270页
9.2.8 TLB Invalid 例外 271页
9.2.9 TLB 修改例外 271页
9.2.10 整数溢出例外 273页
9.2.11 System Call例外 273页
9.2.12 Interrupt例外 273页
9.3 例外处理流程实现 273页
9.3.1 例外类型 273页
9.3.2 例外处理 274页
9.4 小结 282页
第 10 章 流水线 CPU 设计 283页
10.1 流水线寄存器 283页
10.2 流水线 CPU 的指令相关问题 284页
10.2.1 指令相关的类型 284页
10.2.2 指令相关的解决方法 284页
10.3 流水线 CPU 实现 290页
10.3.1 IF 阶段 290页
10.3.2 ID 阶段 292页
10.3.3 EXE 阶段 306页
10.3.4 MEM 阶段 307页
10.3.5 W B 阶段 310页
10.4 系统和测试 311页
10.4.1 中断程序 312页
10.4.2 测试程序及数据 315页
10.4.3 测试结果 317页
10.5 Cache设计 317页
10.5.1 Cache的组成结构 317页
10.5.2 Cache操作 318页
10.5.3 Cache实现 323页
10.5.4 带 Cache的流水线 CPU 设计 336页
10.5.5 测试结果 343页
10.6 小结 344页
参考文献 345页
索 引 346页
图 索 引 348页
表 索 引 356页
1.1 布尔代数 13页
1.2 逻辑表达式 14页
1.2.1 真值表和逻辑化简 14页
1.2.2 与或格式和或与格式 15页
1.2.3 带有使能端的 D 触发器 16页
1.3 逻辑门实现技术 16页
1.3.1 晶体管开关 16页
1.3.2 CMOS 逻辑门 17页
1.3.3 负逻辑系统 19页
1.4 数字电路的实现方法 20页
1.4.1 标准器件 20页
1.4.2 用户可编程逻辑芯片———PLA,PAL,CPLD 和 FPGA 21页
1.4.3 客户全定制芯片 26页
1.4.4 客户半定制芯片———标准单元和门阵列 26页
1.5 数字电路的开发过程 28页
1.6 MAX +PLUS Ⅱ的使用方法 29页
1.6.1 逻辑图输入 30页
1.6.2 编译 32页
1.6.3 功能模拟 33页
1.6.4 生成电路的逻辑符号 36页
1.7 AHDL,Verilog HDL 和 VHDL 举例 38页
第 2 章 CPU 逻辑电路设计概述 41页
2.1 二进制数的大小及计算结果的溢出判断 41页
2.2 数据在存储器中的存放和数据对齐 43页
2.3 MIPS 指令集简介 44页
2.4 CPU 逻辑电路设计简介 50页
2.4.1 单周期 CPU 简介 50页
2.4.2 多周期 CPU 简介 51页
2.4.3 流水线 CPU 简介 56页
2.5 存储器管理和 TLB 设计概述 59页
2.5.1 虚拟地址到物理地址的转换 59页
2.5.2 快速地址转换表 TLB 61页
2.6 高速缓存 Cache设计概述 62页
2.6.1 Cache映射 62页
2.6.2 Cache行替换 65页
2.6.3 写策略 65页
2.6.4 几种 MIPS CPU 的 Cache构成 66页
2.7 几种典型的 MIPS CPU 67页
第 3 章 M IPS 指令 68页
3.1 MIPS 寄存器堆 69页
3.2 指令格式 69页
3.3 CPU 指令 70页
3.3.1 计算指令 70页
3.3.2 数据传送(load/store)指令 79页
3.3.3 转移及分支指令 84页
3.3.4 协处理器指令 87页
3.3.5 其他指令 89页
3.4 小结 91页
第 4 章 常用电路、算法及电路实现 92页
4.1 逻辑运算器 92页
4.1.1 逻辑与 92页
4.1.2 逻辑或 93页
4.1.3 逻辑或非 93页
4.1.4 逻辑异或 93页
4.2 常用电路 94页
4.2.1 译码器 94页
4.2.2 数据选择器 95页
4.3 加减法器 97页
4.3.1 32 位加法器 97页
4.3.2 32 位减法器 103页
4.3.3 32 位加减法器 103页
4.4 乘法器 104页
4.4.1 32 位无符号乘法器 104页
4.4.2 32 位乘法器 111页
4.4.3 乘法并行阵列 117页
4.4.4 Booth 乘法算法 119页
4.5 除法器 122页
4.5.1 恢复余数法 122页
4.5.2 不恢复余数法 124页
4.5.3 有符号除法器 126页
4.6 移位器 134页
4.6.1 逻辑移位 134页
4.6.2 算术移位 134页
4.6.3 循环移位 135页
4.7 首 0/1 计数器 136页
4.7.1 首 1 计数器 136页
4.7.2 首 0 计数器 140页
4.8 比较器 140页
4.9 ALU 设计 141页
4.10 小结 142页
第 5 章 单周期 CPU 设计 144页
5.1 指令描述 144页
5.2 设计思路 146页
5.2.1 R 类型指令 151页
5.2.2 I类型指令 151页
5.2.3 J类型指令 154页
5.3 寄存器堆设计 155页
5.4 单周期 CUP 详细逻辑电路设计 159页
5.4.1 取指令逻辑 160页
5.4.2 指令译码逻辑 162页
5.4.3 指令执行逻辑 166页
5.4.4 存储器访问逻辑 169页
5.4.5 结果写回逻辑 170页
5.5 测试波形图 171页
5.6 考虑延迟转移的单周期 CPU 设计 173页
第 6 章 多周期 CPU 设计 176页
6.1 无延迟转移功能的 CPU 176页
6.1.1 设计思路及数据路径 177页
6.1.2 CPU 的控制信号 181页
6.2 带有延迟转移功能的 CPU 184页
6.2.1 控制部件设计 185页
6.2.2 数据路径设计 194页
6.2.3 多周期 CPU 整体逻辑电路 199页
6.2.4 功能模拟波形图 199页
6.3 性能分析 202页
6.4 小结 202页
第 7 章 系统控制协处理器的寄存器 203页
7.1 CP0 寄存器 203页
7.2 CP0 寄存器详细介绍 204页
7.3 CP0 寄存器实现 220页
7.4 CP0 寄存器堆读写 232页
7.5 小结 233页
第 8 章 存储管理 234页
8.1 MIPS 虚拟地址空间分配 234页
8.2 MIPS TLB 概述 236页
8.3 地址转换 238页
8.3.1 固定地址转换 238页
8.3.2 块地址转换 240页
8.3.3 基于 TLB 的地址转换 242页
8.4 TLB 实现 248页
8.4.1 输入输出信号 248页
8.4.2 TLB 条目实现 249页
8.4.3 TLB 实现 249页
8.5 存储管理实现 254页
8.5.1 数据虚拟地址转换 255页
8.5.2 指令虚拟地址转换 256页
8.6 小结 257页
第 9 章 中断和例外管理 258页
9.1 中断 258页
9.1.1 Reset例外、SoftReset例外、NMI例外 258页
9.1.2 普通外部中断 259页
9.1.3 中断处理 261页
9.2 例外 263页
9.2.1 例外向量 263页
9.2.2 通用例外处理 264页
9.2.3 Reset例外处理 265页
9.2.4 SoftReset例外处理 268页
9.2.5 NMI例外 268页
9.2.6 MCheck 例外 270页
9.2.7 TLB Refill例外 270页
9.2.8 TLB Invalid 例外 271页
9.2.9 TLB 修改例外 271页
9.2.10 整数溢出例外 273页
9.2.11 System Call例外 273页
9.2.12 Interrupt例外 273页
9.3 例外处理流程实现 273页
9.3.1 例外类型 273页
9.3.2 例外处理 274页
9.4 小结 282页
第 10 章 流水线 CPU 设计 283页
10.1 流水线寄存器 283页
10.2 流水线 CPU 的指令相关问题 284页
10.2.1 指令相关的类型 284页
10.2.2 指令相关的解决方法 284页
10.3 流水线 CPU 实现 290页
10.3.1 IF 阶段 290页
10.3.2 ID 阶段 292页
10.3.3 EXE 阶段 306页
10.3.4 MEM 阶段 307页
10.3.5 W B 阶段 310页
10.4 系统和测试 311页
10.4.1 中断程序 312页
10.4.2 测试程序及数据 315页
10.4.3 测试结果 317页
10.5 Cache设计 317页
10.5.1 Cache的组成结构 317页
10.5.2 Cache操作 318页
10.5.3 Cache实现 323页
10.5.4 带 Cache的流水线 CPU 设计 336页
10.5.5 测试结果 343页
10.6 小结 344页
参考文献 345页
索 引 346页
图 索 引 348页
表 索 引 356页
CPU Chip Logic Design
- 名称
- 类型
- 大小
光盘服务联系方式: 020-38250260 客服QQ：4006604884
云图客服：
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