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简介
本书是以PLD器件、EDA设计工具、VHDL硬件描述语言三方面内容为主线展开的，贯穿其中的则是现代数字设计的新思想、新方法。内容新颖，技术先进，由浅入深，既有关于EDA技术、大规模可编程逻辑器件和VHDL硬件描述语言的系统介绍，又有丰富的设计应用实例。可作为高等院校电子、通信、雷达、计算机应用、工业自动化、仪器仪表、信号与信息处理等学科本科生或研究生的EDA技术或数字系统设计课程的教材和实验指导书。
本书根据电子类课程课堂教学和实验要求，以提高学生的实践动手能力和工程设计能力为目的，对EDA技术和PLD设计的相关知识进行了系统和全面的介绍。本书内容新颖，技术先进，由浅入深，既有关于EDA技术、大规模可编程逻辑器件和VHDL硬件描述语言的系统介绍，又有丰富的设计应用实例。
本书可作为高等院校电子、通信、雷达、计算机应用、工业自动化、仪器仪表、信号与信息处理等学科本科生或研究生的EDA技术或数字系统设计课程的教材和实验指导书，也可作为相关科研人员的技术参考书。
目录
目录
第1章 EDA技术概述
1.1 EDA技术及其发展概况
1.2 EDA技术的基本特征和设计工具
1.2.1 EDA技术的基本特征
1.2.2 EDA设计工具
1.2.3 EDA技术的优势
1.3 EDA技术的实现目标和设计流程
1.3.1 EDA技术的实现目标
1.3.2 EDA设计主要流程
1.3.3 数字集成电路的设计流程
1.3.4 模拟集成电路的设计流程
1.4 硬件描述语言
1.4.1 VHDL
1.4.2 Verilog HDL
1.4.3 ABEL-HDL
1.4.4 Verilog HDL和VHDL的比较
1.5 EDA技术与ASIC设计
1.5.1 ASIC的特点与分类
1.5.2 ASIC的设计方法
1.5.3 IP核复用技术与SOC设计
1.6 EDA技术的发展趋势
习题
第2章 可编程逻辑器件基础
2.1 概述
2.1.1 可编程逻辑器件发展历程
2.1.2 可编程逻辑器件分类
2.1.3 可编程逻辑器件的优势
2.2 PLD器件的基本结构
2.2.1 基本结构
2.2.2 电路符号
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD/FPGA的结构特点
2.3.1 Lattice公司的CPLD/FPGA
2.3.2 Xilinx公司的CPLD/FPGA
2.3.3 Altera和Actel公司的CPLD/FPGA
2.4 可编程逻辑器件的基本资源
2.4.1 功能单元
2.4.2 输入—输出焊盘
2.4.3 布线资源
2.4.4 片内RAM
2.5 可编程逻辑器件的编程元件
2.5.1 熔丝型开关
2.5.2 反熔丝型开关
2.5.3 浮栅编程元件
2.5.4 基于SRAM的编程元件
2.6 可编程逻辑器件的设计与开发
2.6.1 CPLD/FPGA设计流程
2.6.2 CPLD/FPGA开发工具
2.7 可编程逻辑器件的测试技术
2.7.1 边界扫描测试法概述
2.7.2 JTAG边界扫描寄存器
2.7.3 JTAG BST的操作控制
习题
第3章 Altera的CPLD/FPGA
3.1 概述
3.2 Altera的CPLD结构特点
3.3 Altera的FPGA结构特点
3.3.1 ACEX 1K器件的结构
3.3.2 APEX 20K/20KE器件的结构
3.4 Altera的CPLD/FPGA的配置
3.4.1 ByteBlaster及其使用
3.4.2 CPLD器件的配置
3.4.3 FPGA器件的配置
习题
第4章 原理图输入设计方式
4.1 原理图设计的流程
4.2 QuartusⅡ原理图设计
4.2.1 半加器原理图输入
4.2.2 半加器编译
4.2.3 半加器仿真
4.2.4 全加器设计与仿真
4.3 MAX+plusⅡ原理图设计
4.3.1 原理图设计输入
4.3.2 编译与手动调整
4.3.3 仿真与时间特性分析
4.3.4 编程下载
4.4 基于LPM宏单元库的设计
4.4.1 LPM宏单元库
4.4.2 LPM设计举例
习题
第5章 HDL输入设计方式
5.1 HDL输入设计的流程
5.2 MAX+plusⅡ的VHDL输入设计
5.2.1 源文件编辑输入
5.2.2 编译、仿真与测试
5.2.3 MAX+plusⅡ在Windows 2000上的安装设置
5.3 QuartusⅡ的VHDL输入设计
5.3.1 创建工程文件
5.3.2 编译
5.3.3 仿真
5.4 QuartusⅡ设计正弦信号发生器
5.4.1 顶层VHDL文件设计
5.4.2 正弦信号数据ROM定制
5.4.3 仿真与测试
5.4.4 使用嵌入式逻辑分析仪进行实时测试
5.5 Synplify Pro的VHDL输入设计
5.5.1 用Synplify Pro综合的过程
5.5.2 Synplify Pro与MAX+plusⅡ的接口
5.5.3 Synplify Pro与QuartusⅡ的接口
5.6 Synplify的VHDL输入设计
习题
第6章 VHDL语言初步
6.1 VHDL的程序结构
6.1.1 半加器的VHDL描述
6.1.2 实体
6.1.3 结构体
6.2 VHDL的基本语法
6.2.1 数据对象
6.2.2 数据类型
6.2.3 VHDL的运算操作符
6.3 并行赋值语句
6.3.1 简单信号赋值语句
6.3.2 条件信号赋值语句(when-else语句)
6.3.3 选择信号赋值语句(with-select语句)
6.4 进程(process)语句
6.5 顺序赋值语句
6.5.1 if语句
6.5.2 case语句
6.6 VHDL描述组合逻辑电路
6.6.1 七段显示译码器
6.6.2 双向总线
6.6.3 优先编码器
6.6.4 8位加法器
6.7 VHDL描述时序逻辑电路
6.7.1 触发器
6.7.2 寄存器
6.7.3 计数器
6.7.4 状态图描述
习题
第7章 VHDL数字系统设计方法及举例
7.1 结构化设计方法与举例
7.1.1 结构化设计方法
7.1.2 结构化设计举例——数字跑表
7.1.3 结构化设计举例——数字频率计
7.1.4 结构化设计举例——音乐演奏电路
7.2 寄存器传输级设计及举例
7.2.1 算术状态机
7.2.2 寄存器传输级定义
7.2.3 寄存器传输级设计方法
7.2.4 寄存器传输级设计举例——二进制乘法器
7.2.5 寄存器传输级设计举例——正负脉宽数控信号发生器
7.2.6 寄存器传输级设计举例——十字路口交通信号控制系统
习题
第8章 VHDL在通信系统中的应用实例
8.1 时钟匹配队列
8.1.1 时钟匹配队列原理
8.1.2 从算法模型到VHDL描述的转换
8.2 BCH编码和译码
8.2.1 BCH编码原理
8.2.2 BCH的译码
8.2.3 BCH译码的校正子计算实例代码
8.3 块交织和反交织
8.3.1 交织器基本原理
8.3.2 块交织实现原理
8.3.3 交织/解交织实现代码
8.4 卷积编码和Viterbi译码
8.4.1 卷积编码原理
8.4.2 卷积编码的实现代码
8.4.3 Viterbi译码的基本原理
8.4.4 Viterbi译码的实现
8.4.5 Viterbi译码实例代码
习题
附录 EDA实验系统简介
参考文献
iD+x
第1章 EDA技术概述
1.1 EDA技术及其发展概况
1.2 EDA技术的基本特征和设计工具
1.2.1 EDA技术的基本特征
1.2.2 EDA设计工具
1.2.3 EDA技术的优势
1.3 EDA技术的实现目标和设计流程
1.3.1 EDA技术的实现目标
1.3.2 EDA设计主要流程
1.3.3 数字集成电路的设计流程
1.3.4 模拟集成电路的设计流程
1.4 硬件描述语言
1.4.1 VHDL
1.4.2 Verilog HDL
1.4.3 ABEL-HDL
1.4.4 Verilog HDL和VHDL的比较
1.5 EDA技术与ASIC设计
1.5.1 ASIC的特点与分类
1.5.2 ASIC的设计方法
1.5.3 IP核复用技术与SOC设计
1.6 EDA技术的发展趋势
习题
第2章 可编程逻辑器件基础
2.1 概述
2.1.1 可编程逻辑器件发展历程
2.1.2 可编程逻辑器件分类
2.1.3 可编程逻辑器件的优势
2.2 PLD器件的基本结构
2.2.1 基本结构
2.2.2 电路符号
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD/FPGA的结构特点
2.3.1 Lattice公司的CPLD/FPGA
2.3.2 Xilinx公司的CPLD/FPGA
2.3.3 Altera和Actel公司的CPLD/FPGA
2.4 可编程逻辑器件的基本资源
2.4.1 功能单元
2.4.2 输入—输出焊盘
2.4.3 布线资源
2.4.4 片内RAM
2.5 可编程逻辑器件的编程元件
2.5.1 熔丝型开关
2.5.2 反熔丝型开关
2.5.3 浮栅编程元件
2.5.4 基于SRAM的编程元件
2.6 可编程逻辑器件的设计与开发
2.6.1 CPLD/FPGA设计流程
2.6.2 CPLD/FPGA开发工具
2.7 可编程逻辑器件的测试技术
2.7.1 边界扫描测试法概述
2.7.2 JTAG边界扫描寄存器
2.7.3 JTAG BST的操作控制
习题
第3章 Altera的CPLD/FPGA
3.1 概述
3.2 Altera的CPLD结构特点
3.3 Altera的FPGA结构特点
3.3.1 ACEX 1K器件的结构
3.3.2 APEX 20K/20KE器件的结构
3.4 Altera的CPLD/FPGA的配置
3.4.1 ByteBlaster及其使用
3.4.2 CPLD器件的配置
3.4.3 FPGA器件的配置
习题
第4章 原理图输入设计方式
4.1 原理图设计的流程
4.2 QuartusⅡ原理图设计
4.2.1 半加器原理图输入
4.2.2 半加器编译
4.2.3 半加器仿真
4.2.4 全加器设计与仿真
4.3 MAX+plusⅡ原理图设计
4.3.1 原理图设计输入
4.3.2 编译与手动调整
4.3.3 仿真与时间特性分析
4.3.4 编程下载
4.4 基于LPM宏单元库的设计
4.4.1 LPM宏单元库
4.4.2 LPM设计举例
习题
第5章 HDL输入设计方式
5.1 HDL输入设计的流程
5.2 MAX+plusⅡ的VHDL输入设计
5.2.1 源文件编辑输入
5.2.2 编译、仿真与测试
5.2.3 MAX+plusⅡ在Windows 2000上的安装设置
5.3 QuartusⅡ的VHDL输入设计
5.3.1 创建工程文件
5.3.2 编译
5.3.3 仿真
5.4 QuartusⅡ设计正弦信号发生器
5.4.1 顶层VHDL文件设计
5.4.2 正弦信号数据ROM定制
5.4.3 仿真与测试
5.4.4 使用嵌入式逻辑分析仪进行实时测试
5.5 Synplify Pro的VHDL输入设计
5.5.1 用Synplify Pro综合的过程
5.5.2 Synplify Pro与MAX+plusⅡ的接口
5.5.3 Synplify Pro与QuartusⅡ的接口
5.6 Synplify的VHDL输入设计
习题
第6章 VHDL语言初步
6.1 VHDL的程序结构
6.1.1 半加器的VHDL描述
6.1.2 实体
6.1.3 结构体
6.2 VHDL的基本语法
6.2.1 数据对象
6.2.2 数据类型
6.2.3 VHDL的运算操作符
6.3 并行赋值语句
6.3.1 简单信号赋值语句
6.3.2 条件信号赋值语句(when-else语句)
6.3.3 选择信号赋值语句(with-select语句)
6.4 进程(process)语句
6.5 顺序赋值语句
6.5.1 if语句
6.5.2 case语句
6.6 VHDL描述组合逻辑电路
6.6.1 七段显示译码器
6.6.2 双向总线
6.6.3 优先编码器
6.6.4 8位加法器
6.7 VHDL描述时序逻辑电路
6.7.1 触发器
6.7.2 寄存器
6.7.3 计数器
6.7.4 状态图描述
习题
第7章 VHDL数字系统设计方法及举例
7.1 结构化设计方法与举例
7.1.1 结构化设计方法
7.1.2 结构化设计举例——数字跑表
7.1.3 结构化设计举例——数字频率计
7.1.4 结构化设计举例——音乐演奏电路
7.2 寄存器传输级设计及举例
7.2.1 算术状态机
7.2.2 寄存器传输级定义
7.2.3 寄存器传输级设计方法
7.2.4 寄存器传输级设计举例——二进制乘法器
7.2.5 寄存器传输级设计举例——正负脉宽数控信号发生器
7.2.6 寄存器传输级设计举例——十字路口交通信号控制系统
习题
第8章 VHDL在通信系统中的应用实例
8.1 时钟匹配队列
8.1.1 时钟匹配队列原理
8.1.2 从算法模型到VHDL描述的转换
8.2 BCH编码和译码
8.2.1 BCH编码原理
8.2.2 BCH的译码
8.2.3 BCH译码的校正子计算实例代码
8.3 块交织和反交织
8.3.1 交织器基本原理
8.3.2 块交织实现原理
8.3.3 交织/解交织实现代码
8.4 卷积编码和Viterbi译码
8.4.1 卷积编码原理
8.4.2 卷积编码的实现代码
8.4.3 Viterbi译码的基本原理
8.4.4 Viterbi译码的实现
8.4.5 Viterbi译码实例代码
习题
附录 EDA实验系统简介
参考文献
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编著还有：王金明、君廷辉、苏勇
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