Xilinx FPGA设计权威指南——Vivado集成设计环境

第1章　Vivado设计导论
　1.1　Vivado系统级设计流程
　1.2　Vivado功能和特性
　1.3　Vivado使用模式
　　1.3.1　Vivado工程模式和非工程模式不同点比较
　　1.3.2　工程模式和非工程模式命令的不同
　1.4　最新的UltraScale结构
　　1.4.1　可配置逻辑块
　　1.4.2　时钟资源和时钟管理单元
　　1.4.3　块存储器资源
　　1.4.4　专用的DSP模块
　　1.4.5　输入/输出块
　　1.4.6　高速串行收发器
　　1.4.7　PCIE模块
　　1.4.8　Interlaken集成块
　　1.4.9　Ethernet模块
　　1.4.10　系统监控器模块
　　1.4.11　配置模块
　　1.4.12　互连资源
第2章　Vivado工程模式和非工程模式设计流程
　2.1　工程模式设计流程
　　2.1.1　启动Vivado集成开发环境
　　2.1.2　建立新的设计工程
　　2.1.3　Vivado设计主界面及功能
　　2.1.4　创建并添加一个新的设计文件
　　2.1.5　RTL描述和分析
　　2.1.6　设计综合和分析
　　2.1.7　设计行为级仿真
　　2.1.8　添加约束条件
　　2.1.9　XDC约束语法规则
　　2.1.10　设计实现和分析
　　2.1.11　设计时序仿真
　　2.1.12　生成编程文件
　　2.1.13　下载比特流文件到FPGA
　2.2　非工程模式设计流程
　　2.2.1　修改路径
　　2.2.2　设置输出路径
　　2.2.3　设置设计源文件和约束
　　2.2.4　运行综合
　　2.2.5　运行布局
　　2.2.6　运行布线
　　2.2.7　生成比特流文件
第3章　Vivado调试流程
　3.1　设计调试原理和方法
　3.2　创建新的FIFO调试工程
　3.3　添加FIFO IP到设计中
　3.4　添加顶层设计文件
　3.5　例化FIFO
　3.6　添加约束文件
　3.7　网表插入调试探测流程方法及实现
　　3.7.1　网表插入调试探测流程的方法
　　3.7.2　网表插入调试探测流程的实现
　3.8　使用添加HDL属性调试探测流程
　3.9　使用HDL例化调试核调试探测流程
第4章　基于IP的嵌入式系统设计流程
　4.1　简单硬件系统设计
　　4.1.1　创建新的工程
　　4.1.2　使用IP集成器创建处理器系统
　　4.1.3　生成顶层HDL和导出设计到SDK
　　4.1.4　创建存储器测试程序
　　4.1.5　验证设计
　4.2　在PL内添加外设
　　4.2.1　打开工程
　　4.2.2　添加两个GPIO实例
　　4.2.3　连接外部GPIO外设
　　4.2.4　生成比特流和导出到SDK
　　4.2.5　生成测试程序
　　4.2.6　验证设计
　4.3　创建和添加定制IP
　　4.3.1　使用外设模板创建定制IP
　　4.3.2　使用IP封装器封装外设
　　4.3.3　修改工程设置
　　4.3.4　添加定制IP到设计
　　4.3.5　添加约束XDC
　　4.3.6　添加BRAM
　4.4　编写软件程序
　　4.4.1　打开工程
　　4.4.2　创建应用工程
　　4.4.3　为LED_IP分配驱动
　　4.4.4　分析汇编目标文件
　　4.4.5　验证设计
　4.5　软件控制定时器和调试
　　4.5.1　打开工程
　　4.5.2　创建SDK软件工程
　　4.5.3　在硬件上验证操作
　　4.5.4　启动调试器
　4.6　使用硬件分析仪调试
　　4.6.1　ILA核原理
　　4.6.2　VIO核原理
　　4.6.3　打开工程
　　4.6.4　添加定制IP
　　4.6.5　添加ILA和VIO核
　　4.6.6　标记和分配调试网络
　　4.6.7　生成比特流文件
　　4.6.8　生成测试程序
　　4.6.9　测试和调试
第5章　Vivado HLS设计流程
第6章　System Generator设计流程
第7章　Vivado部分可重配置设计流程
第8章　Vivado高级设计技术
附录　XDC中有效的命令