简介
本书是为熟练掌握VHDL，芯片设计而编写的基础教材。本书以VHDL语言
为载体，详细介绍了功能仿真软件ModelSim、综合软件Synplify、时序仿真
软件MaxplusII，并通过丰富的实例对照，全面介绍良好的VHDL编程风格。
重点讲述数字电路设计的概念，内容涵盖VHDL行为模型、层次式模块化设计
、组合逻辑电路设计、状态机设计、测试平台设计等，并以大量VHDL程序实
例演示说明有关应用程序的设计过程，介绍主流的编程思想及方法，培养读
者的代码编写能力及良好的设计风格。
本书内容深入浅出，覆盖面广，图文并茂，独具特色。既有丰富的理论
知识，也有大量的实战范例，使读者能循序渐进，由浅入深。
本书是在作者多年实践基础上编写的，适合作为电子、电机等专业相关
课程的教材，对于从事电子工程设计的科技人员，本书也是极佳的参考。
目录
目录
序言
第1章 VHDL设计概念
1.1 数字电路设计简介
1.2 ASIC和FPGA组件比较
1.2.1 ASIC
1.2.2 FPGA
1.3 FPGA和ASIC设计流程简介
1.4 数字电路设计所需考虑的因素
第2章 EDA软件介绍
2.1 功能仿真软件ModelSim
2.1.1 ModelSim简介
2.1.2 建立一个新的项目
2.1.3 基本VHDL仿真
2.1.4 除错
2.1.5 Finding names and values
2.1.6 使用Wave窗口
2.1.7 性能分析器仿真
2.1.8 Code Coverage仿真
2.1.9 ModelSim常用指令集
2.2 综合工具Synplify
2.2.1 Synplify简介
2.2.2 Synplify的特色
2.2.3 Synplify FPGA设计流程
2.2.4 安装事项
2.2.5 Synplify用户接口
2.2.6 设定源文件
2.2.7 检查源文件
2.2.8 RTL View
2.2.9 Synplify Altera Flow
2.3 Altera MaxplusⅡ EDA Tool
2.3.1 MaxplusⅡ版本介绍及安装方式
2.3.2 设计输入
2.3.3 功能仿真
2.3.4 平面布局
2.4 结论
第3章 初探HDL语言
3.1 HDL的好处
3.2 VHDL和Verilog的比较
3.3 如何选择电路的结构
3.4 HDL程序的组成
3.5 HDL程序结构
第4章 基本VHDL要素
4.1 标识符
4.2 数据对象
4.3 数据类型
4.3.1 标量数据类型
4.3.2 复合数据类型
4.3.3 数组数据类型
4.3.4 记录数据类型
4.4 运算操作符
第5章 VHDL行为模型
5.1 简介
5.2 实体声明
5.3 结构体
5.4 进程语句
5.5 变量赋值语句
5.6 信号赋值语句
5.7 Wait语句
5.8 if句
5.9 Case语句
5.10 Null语句
5.11 Loop语句
5.12 Exit语句
5.13 Next语句
5.14 Assertion语句
5.15 Report语句
5.16 信号赋值语句进阶探讨
5.16.1 惯性延迟横型
5.16.2 传输延迟模型
5.17 建立信号波形
5.18 多进程
第6章 数据流模型
6.1 简介
6.2 并发性信号赋值语句
6.3 并发性与颇序性信号赋值
6.4 探讨Delta delay
6.5 条件信号赋值语句
6.6 选择信号赋值语句
6.7 Unaffected值
6.8 块语句
第7章 结构化模型
7.1 简介
7.2 简单的范例
7.3 元件声明
7.4 元件实例化
7.5 层次式结构
7.6 其他范例
第8章 VHDL中的属性和配置
8.1 简介
8.2 数值属性
8.2.1 数值类型属性
8.2.2 数值数组属性
8.2.3 数值块属性
8.3 函数属性
8.3.1 函数类型属性
8.3.2 函数数组属性
8.3.3 函数信号属性
8.4 类型属性
8.5 范围属性
8.6 信号属性
第9章 层次式模块化设计
9.1 简介
9.2 类属和配置
9.2.1 类属
9.2.2 配置
9.3 生成语句
第10章 子程序及包
10.1 简介
10.2 子程序
10.2.1 函数
10.2.2 过程
10.3 运算符重载
10.4 包
10.4.1 包声明
10.4.2 包主体
第11章 组合逻辑电路设计
11.1 简介
11.2 多选器设计
11.3 编码器设计
11.4 优先级编码器设计
11.5 译码器设计
11.6 含有使能的译码器设计
11.7 四位地址译码器设计
11.8 使用Generic N toM位的二进制译码器
11.9 比较运算符
11.10 算术逻辑单元设计
第12章 时序逻辑电路设计
12.1 简介
12.2 D型触发器
12.3 触发器应用电路
12.3.1 延迟电路
12.3.2 微分器电路设计
12.4 计数器设计
12.5 同步计数器电路设计
12.6 分频电路设计
第13章 状态机设计
13.1 状态机简介
13.2 Moore状态机
13.3 Melay状态机
第14章 测试平台
14.1 简介
14.2 如何写测试平台
14.3 波形产生器
14.3.1 重复性和非重复的测试样本
14.3.2 使用向量的方式
14.4 整数转换成time数据类型
14.5 将结果保存为文本文件
14.6 从文本文件中读取向量
第15章 RTL Coding Guideline
15.1 简介
15.2 初探Coding Guideline
15.3 基本的代码注意事项
15.3.1 一般的命名方式
15.3.2 结构名称命名规则
15.3.3 标题文件的注意事项
15.3.4 注释
15.3.5 一行的长度
15.3.6 缩进
15.3.7 Port的顺序
15.3.8 端口映射和类属映射
15.3.9 实体、结构和配置
15.3.10 使用函数
15.3.11 使用Loops和Arrays
15.3.12 使用有意义的标记名称
15.4 可移植性
15.4.1 使用IEEE标准类型
15.4.2 不要使用实际的数值
15.4.3 包
15.4.4 转换(VHDL至Verilog)
15.5 有关Clock和Reset的准则
15.5.1 避免使用混合频率触发
15.5.2 避免对频率信号做处理
15.5.3 避免内部产生频率信号
15.5.4 门时钟和低功率设计
15.5.5 避免内部产生Reset信号
15.6 Coding for Synthesis
15.6.1 触发器的写法
15.6.2 避免锁存器
15.6.3 避免使用组合逻辑的反馈
15.6.4 完整的敏感表
15.6.5 信号和变量赋值
15.6.6 Case语句与if-then-else语句
15.6.7 状态机的编程风格
15.6.8 Partitioning for Synthesis
第16章 高级设计范例
16.1 数字闹铃电路设计
16.2 最大公因子电路设计及验证
16.2.1 设计要求
16.2.2 设计概念
16.2.3 测试平台的设计
,) 1H
序言
第1章 VHDL设计概念
1.1 数字电路设计简介
1.2 ASIC和FPGA组件比较
1.2.1 ASIC
1.2.2 FPGA
1.3 FPGA和ASIC设计流程简介
1.4 数字电路设计所需考虑的因素
第2章 EDA软件介绍
2.1 功能仿真软件ModelSim
2.1.1 ModelSim简介
2.1.2 建立一个新的项目
2.1.3 基本VHDL仿真
2.1.4 除错
2.1.5 Finding names and values
2.1.6 使用Wave窗口
2.1.7 性能分析器仿真
2.1.8 Code Coverage仿真
2.1.9 ModelSim常用指令集
2.2 综合工具Synplify
2.2.1 Synplify简介
2.2.2 Synplify的特色
2.2.3 Synplify FPGA设计流程
2.2.4 安装事项
2.2.5 Synplify用户接口
2.2.6 设定源文件
2.2.7 检查源文件
2.2.8 RTL View
2.2.9 Synplify Altera Flow
2.3 Altera MaxplusⅡ EDA Tool
2.3.1 MaxplusⅡ版本介绍及安装方式
2.3.2 设计输入
2.3.3 功能仿真
2.3.4 平面布局
2.4 结论
第3章 初探HDL语言
3.1 HDL的好处
3.2 VHDL和Verilog的比较
3.3 如何选择电路的结构
3.4 HDL程序的组成
3.5 HDL程序结构
第4章 基本VHDL要素
4.1 标识符
4.2 数据对象
4.3 数据类型
4.3.1 标量数据类型
4.3.2 复合数据类型
4.3.3 数组数据类型
4.3.4 记录数据类型
4.4 运算操作符
第5章 VHDL行为模型
5.1 简介
5.2 实体声明
5.3 结构体
5.4 进程语句
5.5 变量赋值语句
5.6 信号赋值语句
5.7 Wait语句
5.8 if句
5.9 Case语句
5.10 Null语句
5.11 Loop语句
5.12 Exit语句
5.13 Next语句
5.14 Assertion语句
5.15 Report语句
5.16 信号赋值语句进阶探讨
5.16.1 惯性延迟横型
5.16.2 传输延迟模型
5.17 建立信号波形
5.18 多进程
第6章 数据流模型
6.1 简介
6.2 并发性信号赋值语句
6.3 并发性与颇序性信号赋值
6.4 探讨Delta delay
6.5 条件信号赋值语句
6.6 选择信号赋值语句
6.7 Unaffected值
6.8 块语句
第7章 结构化模型
7.1 简介
7.2 简单的范例
7.3 元件声明
7.4 元件实例化
7.5 层次式结构
7.6 其他范例
第8章 VHDL中的属性和配置
8.1 简介
8.2 数值属性
8.2.1 数值类型属性
8.2.2 数值数组属性
8.2.3 数值块属性
8.3 函数属性
8.3.1 函数类型属性
8.3.2 函数数组属性
8.3.3 函数信号属性
8.4 类型属性
8.5 范围属性
8.6 信号属性
第9章 层次式模块化设计
9.1 简介
9.2 类属和配置
9.2.1 类属
9.2.2 配置
9.3 生成语句
第10章 子程序及包
10.1 简介
10.2 子程序
10.2.1 函数
10.2.2 过程
10.3 运算符重载
10.4 包
10.4.1 包声明
10.4.2 包主体
第11章 组合逻辑电路设计
11.1 简介
11.2 多选器设计
11.3 编码器设计
11.4 优先级编码器设计
11.5 译码器设计
11.6 含有使能的译码器设计
11.7 四位地址译码器设计
11.8 使用Generic N toM位的二进制译码器
11.9 比较运算符
11.10 算术逻辑单元设计
第12章 时序逻辑电路设计
12.1 简介
12.2 D型触发器
12.3 触发器应用电路
12.3.1 延迟电路
12.3.2 微分器电路设计
12.4 计数器设计
12.5 同步计数器电路设计
12.6 分频电路设计
第13章 状态机设计
13.1 状态机简介
13.2 Moore状态机
13.3 Melay状态机
第14章 测试平台
14.1 简介
14.2 如何写测试平台
14.3 波形产生器
14.3.1 重复性和非重复的测试样本
14.3.2 使用向量的方式
14.4 整数转换成time数据类型
14.5 将结果保存为文本文件
14.6 从文本文件中读取向量
第15章 RTL Coding Guideline
15.1 简介
15.2 初探Coding Guideline
15.3 基本的代码注意事项
15.3.1 一般的命名方式
15.3.2 结构名称命名规则
15.3.3 标题文件的注意事项
15.3.4 注释
15.3.5 一行的长度
15.3.6 缩进
15.3.7 Port的顺序
15.3.8 端口映射和类属映射
15.3.9 实体、结构和配置
15.3.10 使用函数
15.3.11 使用Loops和Arrays
15.3.12 使用有意义的标记名称
15.4 可移植性
15.4.1 使用IEEE标准类型
15.4.2 不要使用实际的数值
15.4.3 包
15.4.4 转换(VHDL至Verilog)
15.5 有关Clock和Reset的准则
15.5.1 避免使用混合频率触发
15.5.2 避免对频率信号做处理
15.5.3 避免内部产生频率信号
15.5.4 门时钟和低功率设计
15.5.5 避免内部产生Reset信号
15.6 Coding for Synthesis
15.6.1 触发器的写法
15.6.2 避免锁存器
15.6.3 避免使用组合逻辑的反馈
15.6.4 完整的敏感表
15.6.5 信号和变量赋值
15.6.6 Case语句与if-then-else语句
15.6.7 状态机的编程风格
15.6.8 Partitioning for Synthesis
第16章 高级设计范例
16.1 数字闹铃电路设计
16.2 最大公因子电路设计及验证
16.2.1 设计要求
16.2.2 设计概念
16.2.3 测试平台的设计
,) 1H
VHDL芯片设计
- 名称
- 类型
- 大小
光盘服务联系方式: 020-38250260 客服QQ：4006604884
云图客服：
用户发送的提问，这种方式就需要有位在线客服来回答用户的问题，这种 就属于对话式的,问题是这种提问是否需要用户登录才能提问
Video Player
×
Audio Player
×
pdf Player
×
