从算法设计到硬线逻辑的实现:实验练习与Verilog语法手册

第一篇 实验与练习
引言
实验一 简单的组合逻辑设计
实验二 简单时序逻辑电路的设计
实验三 利用条件语句实现较复杂的时序逻辑电路
实验四 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别
实验五 用always块实现较复杂的组合逻辑电路
实验六 在Verilog HDL中使用函数
实验七 在Verilog HDL中使用任务
实验八 利用有限状态机进行复杂时序逻辑的设计
实验九 利用状态机的嵌套实现层次结构化设计
实验十 通过模块之间的调用实现自顶向下的设计
实验十一 简单卷积器的设计
实验十二 利用SRAM设计一个FIFO存储器(先进先出存储器)
第二篇 Verilog HDL语法参考手册
第一章 关于Verilog HDL的说明
一、关于IEEE1364标准
二、Verilog HDL简介
三、Verilog语法快速参考
四、编写Verilog HDL源代码的标准
五、设计流程
第二章 Verilog语言功能与系统任务、函数
一、Verilog HDL语句与常用标志符(按字母顺序排列)
Always 声明语句
Assign 连续赋值声明语句
Begin 声明语句
Case 声明语句
Comment 注释语句
Defparam 定义参数声明语句
Delay 时延
Disable 禁止
Errors 错误
Event 事件
Expression 表达式
For 循环声明语句
Force 强迫赋值
Forever 声明语句
Fork 声明语句
Function 函数
Function Call 函数调用
Gate 门
真值表
IF 条件声明语句
Initial 声明语句
Instantiation 实例引用
Module 模块定义
Name 名字
Hierarchical Names 分级名字
Upwards Name Referencing 向上索引名
Net 线路连接
Number 数
Operators 运算符
Parameter 参数
PATHPULSE $ 路径脉冲参数
Port 端口
Procedural Assignment 过程赋值语句
Procedural Continuous Assignment 过程连续赋值语句
Programming Language Interface 编程语言接口
Register 寄存器
Repeat 重复执行语句
Reserved Words 保留字
Specify 指定的块延时
Specparam 延时参数
Statement 声明语句
Strength 强度
String 字符串
Task 任务
Task Enable 任务的启动
Timing control 定时控制
User Defined Primitive 用户自定义原语
While 条件循环语句
Compiler Directives 编译器指示
Standard Compiler Directives 标准的编译器指示
Nonstandard Compiler Directives 非标准编译器指示
二、系统任务和函数(System Task and Function)
1.标准的系统任务和函数(Standard System Task and Function)
2.随机数产生函数
3.指定块内的定时检查系统任务(Specify Block Timing Checks)
4.储存数值变化的系统任务(Value Change Dump Tasks)
5.非标准的系统任务和函数(Nonstandard System Task and Function)
三、常用系统任务和函数的详细使用说明
1.标准的系统任务和函数(Standard System Task and Function)
$display和$write
$fopen和$fclose
$monitor等
$readmemb和$readmemh
$strobe
$timeformat
2.随机模(Stochastic Modeling)
$q_initialize
$q_add
$q_remove
$q_full
$q_exam
3.定时检查(Timing Checks)
$hold
$nochange
$period
$recovery
$setup
$setuphold
$skew
$width
4.储存数值变化的系统任务(Value Change Dump Tasks
$dumpfile
$dumpvars
$dumpoff
$dumpon
$dumpall
$dumplimit
$dumpflush
四、命令行的可选项(Command Line Options)