Xilinx FPGA数字电路设计

《xilinx.fpga数字电路设计》

chapter.1使用fpga芯片设计数字电路的方法

1.1什么是fpga

1.2fpga芯片的发展过程及其基本架构

1.2.1pld的基本架构

1.2.2pld的种类

1.3xilinx.fpga的基本架构

1.3.1xilinx.spartan3an.fpga的基本架构

1.4xilinx.spartan.3an.fpga芯片型号代表的意义

1.5数字电路的传统设计方法

1.6使用fpga设计数字电路的方法

1.6.1使用绘图方式设计数字电路的方法

1.6.2使用vhdl硬件描述语言设计数字电路的方法

1.6.3使用verilog硬件描述语言设计数字电路的方法

1.6.4使用状态机方式设计数字电路的方法

1.7xilinx.ise开发系统功能简介

1.8使用xilinx.ise开发系统设计fpga及cpld操作方式的差异

1.9xilinx.isim.simulator简介

1.10modelsim模拟器简介

chapter 2xilinx.ise.webpack及modelsim.xe模拟器的下载及安装

.2.1ise.webpack软件的下载

2.1.1登录xilinx公司网站

2.1.2进行注册

2.1.3下载ise.webpack软件

2.1.4ise.webpack更新文件的下载

2.1.5license文件的产生及下载

2.2ise.webpack软件的安装

2.3xilinx.ise.webpack的更新

2.4modelsim.xe模拟器的下载及安装

2.4.1modelsim.xe.模拟器的下载

2.4.2modelsim.xe模拟器的安装

2.4.3modelsim.license文件的下载及安装

2.5ise.webpack.license文件的更新方法

chapter 3fpga芯片开发板

3.1概述

3.2依元素xc3s200an_ft256.fpga芯片开发板

3.3依元素xc3s200an_ft256开发板外围装置与fpga芯片引脚

3.3.1电源装置

3.3.2输入装置

3.3.3输出装置

3.3.4rs232传输接口

3.3.5xilinx.spartan.3an.xc3s200an瞗tg256.fpga芯片

3.3.6j1.connector

3.3.7j2.connector

3.4xc3s200an_ft256开发板的下载方式

chapter 4xilinx.ise的简易操作步骤

4.1如何进入ise.project.navigator窗口

4.2如何新建工程

4.3如何离开所建立的工程

4.4project.navigator窗口功能介绍

4.5如何打开一个旧的工程

4.6基本逻辑门介绍

4.6.1非门的电路符号、布尔代数式及真值表

4.6.2或门的电路符号、布尔代数式及真值表

4.6.3与门的电路符号、布尔代数式及真值表

4.6.4异或门的电路符号、布尔代数式及真值表

4.7基本逻辑门设计方法

4.7.1取出逻辑门组件

4.7.2缓冲器组件的取出

4.7.3执行连线的动作

4.7.4加入输入/输出端

4.7.5定义输入/输出端名称

4.8基本逻辑门功能模拟的执行

4.8.1testbench的产生

4.8.2testbench语法的检查

4.8.3使用isim模拟器的模拟方法

4.8.4模拟时间的设定

4.8.5使用modelsim模拟器的模拟方法

4.9设计执行

4.9.1implementation.constraints.file的设定

4.9.2implement.design的执行

4.10使用fpga.editor查看芯片布局与布线

4.11fpga芯片资源利用报告的查看

4.12configuration.data的产生

4.13时序模拟的执行

4.13.1使用modelsim执行时序模拟的方法

4.13.2使用xilinx.isim.simulator执行时序模拟的方法

4.14configuration的执行

4.14.1直接下载至fpga芯片

4.14.2下载至fpga芯片内部的flash.memory

4.14.3usb下载线的连接方法

4.14.4直接下载至fpga与下载至fpga.flash的差异

4.15以hdl硬件描述语言设计数字电路的方法

chapter 5组合逻辑设计实例

5.1编码器

5.1.1十进制对二进制编码器

5.1.2使用绘图方式的设计方法

5.1.3功能模拟的执行

5.1.4modelsim模拟器的简易操作

5.1.5将十进制对二进制编码器设计成组件模块使用

5.1.6十进制对二进制编码器组件模块的模拟及下载

5.2如何将建立的组件模块用于别的工程

5.3bcd译码器

5.3.1bcd译码器的基本电路

5.3.2使用绘图方式的设计方法

5.3.3将bcd译码器组成组件模块使用

5.3.4再使用modelsim模拟电路的功能

5.3.5执行及下载

5.42对4译码器

5.5多路分配器

5.5.11对4多路分配器

5.6多路选择器

5.6.14对1多路选择器

5.7一位全加器的设计

5.7.1一位半加器

5.7.2一位全加器

5.8二位全加器的设计

5.9bcd七段显示器译码器的设计

5.9.1七段显示器的基本架构

5.9.2七段显示器译码器的真值表

5.9.3布尔代数式

5.9.4逻辑电路图

5.9.5使用xilinx.ecs绘图

5.9.6使用modelsim执行电路功能模拟

5.9.7将七段显示器译码器设计成组件模块使用

5.9.8再使用modelsim模拟电路的功能

5.9.9implementation.constraints.file的执行

5.9.10implement.design的执行

5.9.11时序模拟的执行

5.9.12configuration的执行

chapter 6时序逻辑电路设计

6.1四位异步加法计数器的设计

6.2不同频率时钟脉冲产生电路的设计

6.3具有七段显示器译码器的四位异步加法计数器的设计

chapter 7vhdl硬件描述语言设计方法

7.1使用vhdl硬件描述语言设计数字电路

7.1.1使用ise.hdl.text.editor编辑vhdl硬件描述语言设计电路

7.1.2使用ise语言样板设计vhdl硬件描述语言的方法

7.2vhdl硬件描述语言的基本架构组成

7.2.1library声明的格式

7.2.2use声明的格式

7.2.3entity电路实体的描述格式

7.2.4architecture结构体的描述格式

7.2.5structure声明所使用的格式及范例

7.2.6dataflow描述的格式及范例

7.2.7behavioral行为描述的格式及范例

7.2.8组成声明描述的格式及范例

chapter 8vhdl硬件描述语言的描述规则

8.1vhdl硬件描述语言指令的命名规则

8.1.1vhdl的批注

8.2vhdl语句的描述形式

8.3vhdl的常用指令

8.3.1if条件式

8.3.2when…else语句

8.3.3case…is…when…when.others语句

8.3.4with…select…when…when.others语句

8.3.5loop语句

8.3.6next语句

8.3.7wait语句

8.4vhdl中所使用的运算符

8.5vhdl的保留字

chapter 9vhdl设计实例

9.13对8译码器

9.2十六进制加减计数器

9.2.1分频器的设计

9.2.2十六进制加减计数器的设计

9.2.3多路选择器

9.2.4七段显示器译码器的设计

9.2.5十六进制加减计数器完整电路的设计

9.3bcd加减计数器

9.3.1bcd加减计数器的设计方法

9.3.2分频器、多路选择器、七段显示器译码器模块的导入

9.3.3bcd加减计数电路的完整设计

9.4跑马灯

9.4.1八位右移寄存器的设计

9.4.2完整跑马灯的设计

chapter 10 vhdl专题设计

10.1 8×8点阵led

10.1.1基本架构

10.1.2设计方法

10.1.3合成及下载

10.2液晶显示

10.2.1液晶显示模块基本架构

10.2.2lcm工作原理

10.2.3设计方法

10.2.4vhdl设计

10.2.5合成及下载

10.2.6lcd由右向左移位显示的设计

10.3键盘

10.3.1键盘读取基本原理

10.3.2设计方法一

10.3.3设计方法二

10.4蜂鸣器

10.4.1蜂鸣器发音的基本原理

10.4.2设计方法

10.5rs232接口

10.5.1打开一个新工程

10.5.2vhdl设计

10.5.3合成及下载

10.5.4计算机超级终端的设置

参考文献641