Xilinx FPGA权威设计指南——Vivado 2014集成开发环境

第1章  Xilinx新一代UltraScale结构
  1.1  UltraScale结构特点
  1.2  可配置逻辑块
    1.2.1  可配置逻辑块的特点
    1.2.2  多路复用器
    1.2.3  进位逻辑
    1.2.5  分布式RAM（只有SLICEM）
    1.2.6  只读存储器（ROM）
    1.2.7  移位寄存器（只有SLICEM）
  1.3  时钟资源和时钟管理单元
    1.3.1  时钟资源
    1.3.2  时钟管理模块
  1.4  块存储器资源
  1.5  专用的DSP模块
  1.6  输入/输出块
  1.7  高速串行收发器
  1.8  PCI-E模块
  1.9  Interlaken集成块
  1.10  Ethernet模块
  1.11  系统监控器模块
  1.12  配置模块
  1.13  互联资源
第2章  Vivado集成设计环境导论
  2.1  Vivado系统级设计流程
  2.2  Vivado功能和特性
  2.3  Vivado中电路结构的网表描述
  2.4  Vivado中工程数据的目录结构
  2.5  Vivado中Journal文件和Log文件功能
    2.5.1  Journal文件（Vivado.jou）
    2.5.2  Log文件（Vivado.log）
  2.6  Vivado两种设计流程模式
    2.6.1  工程模式和非工程模式不同点比较
    2.6.2  工程模式和非工程模式命令的不同
  2.7  Vivado中XDC文件
    2.7.1  XDC的特性
    2.7.2  XDC与UCF比较
    2.7.3  约束文件的使用方法
    2.7.4  约束顺序
    2.7.5  XDC约束命令
  2.8  Vivado集成设计环境的启动方法
  2.9  Vivado集成设计环境主界面
  2.10  Vivado设计主界面及功能
    2.10.1  流程处理主界面及功能
    2.10.2  工程管理器主界面及功能
    2.10.3  工作区窗口
    2.10.4  设计运行窗口
第3章  Vivado工程模式基本设计实现
  3.1  创建新的设计工程
  3.2  创建并添加一个新的设计文件
  3.3  RTL详细描述和分析
  3.4  设计综合和分析
    3.4.1  综合过程的关键问题
    3.4.2  设计综合选项
    3.4.3  Vivado支持的属性
    3.4.4  执行设计综合
    3.4.5  综合报告的查看
  3.5  设计行为级仿真
  3.6  创建实现约束
    3.6.1  实现约束的原理
    3.6.2  I/O规划器功能
    3.6.3  实现约束过程
  3.7  设计实现和分析
    3.7.1  设计实现原理
    3.7.2  设计实现选项
    3.7.3  设计实现及分析
    3.7.4  静态时序分析
  3.8  设计时序仿真
第4章  Vivado非工程模式基本设计实现
第5章  创建和封装用户IP核流程
第6章  Vivado高级约束原理及实现
第7章  Vivado调试工具原理及实现
第8章  Vivado嵌入式系统设计实现
第9章  Vivado模型设计原理及实现
第10章  Vivado HLS原理及实现
第11章  Vivado部分可重配置原理及实现