电子设计自动化技术

第一章 电子设计自动化(EDA)与硬件描述语言(HDL)
1.1 TOP-DOWN设计方法
1.1.1 TOP-DOWN设计的主要阶段
1.1.2 TOP-DOWN设计方法的特点
1.1.3 TOP-DOWN设计方法的优势
1.1.4 FPGA/CPLD与ASIC两种物理实现
1.2 硬件描述语言(HDL)
1.2.1 VHDL的特点
1.2.2 VHDL的应用及IP核
习题
第二章 VHDL程序的结构及其描述方式
2.1 VHDL程序的结构
2.1.1 实体(ENTITY)
2.1.2 构造体(ARCHITECTURE)
2.1.3 VHDL程序的基本构成格式
2.2 VHDL描述方式
2.2.1 行为级(Behavior Level)描述
2.2.2 寄存器传输级(RTL)描述
2.2.3 结构级(Structural Level)描述
习题
第三章 VHDL程序的编译与仿真
3.1 EDA仿真工具简介
3.2 VHDL程序的编译与仿真
习题
第四章 VHDL语言规则
4.1 标识符
4.2 数据对象
4.2.1 信号
4.2.2 变量
4.2.3 常量申明
4.3 数据类型
4.3.1 标准数据类型
4.3.2 用户自定义数据类型
4.3.3 用户自定义子类型
4.3.4 数据类型转换
4.4 操作符
习题
第五章 VHDL的主要描述语句
5.1 概述
5.2 并行信号赋值语句
5.3 进程(PROCESS)
5.3.1 显式进程
5.3.2 隐式进程
5.3.3 进程的执行
5.4 顺序描述语句
5.4.1 IF语句
5.4.2 CASE语句
5.4.3 LOOP循环语句
5.5 子程序(SUB-PROGRAM)
5.5.1 函数(FUNCTION)
5.5.2 过程(PROCEDURE)
5.6 块(BLOCK)
5.7 断言语句(ASSERT)
5.8 元件语句(COMPONENT)
5.8.1 元件申明
5.8.2 元件调用
5.8.3 元件配置
5.9 生成语句(GENERATE)
5.9.1 FOR-GENERATE语句
5.9.2 IF-GENERATE语句
习题
第六章 VHDL的设计共享
6.1 程序包(PACKAGE)
6.2 库(LIBRARY)
6.3 配置(CONFIGURATION)
6.3.1 实体与构造体的连接配置
6.3.2 层与层的连接配置
习题
第七章 组合逻辑电路设计
7.1 组合逻辑电路
7.2 基本门电路
7.2.1 二输入与门
7.2.2 二输入或门
7.2.3 二输入与非门
7.2.4 二输入或非门
7.2.5 非门
7.2.6 二输入异或门
7.2.7 多输入门电路
7.3 编/译码器
7.3.1 3-8译码器
7.3.2 优先级编码器
7.4 多路选择器
7.5 比较器
7.6 减法器
7.7 乘法器
7.8 交通信号灯监测电路
7.9 存储器
7.9.1 存储器的初始化
7.9.2 ROM的描述
7.9.3 RAM的描述
习题
第八章 时序逻辑电路设计
8.1 时序逻辑电路
8.2 时序逻辑设计基础
8.2.1 时钟信号描述
8.2.2 同步复位和异步复位
8.3 触发器
8.3.1 D触发器
8.3.2 T触发器
8.3.3 RS触发器
8.4 寄存器
8.4.1 锁存寄存器
8.4.2 移位寄存器
8.5 计数器
8.5.1 同步计数器
8.5.2 同步可逆计数器
8.5.3 异步计数器
8.6 分频器
习题
第九章 VHDL逻辑系统的状态机设计
9.1 有限状态机概述
9.2 有限状态机的描述方式
9.3 状态机的状态编码
9.4 状态机设计实例
9.4.1 Moore型状态机设计
9.4.2 Mealy型状态机设计
习题
第十章 VHDL设计录入与仿真调试方法
10.1 设计录入
10.1.1 HDE(HDL编辑器)录入方法
10.1.2 BDE(框图编辑器)录入方法
10.1.3 FSM(状态图编辑器)录入方法
10.2 仿真
10.2.1 图形化界面手动加激励仿真
10.2.2 编写宏文件(*.do)加激励仿真
10.2.3 编写测试向量(Test Bench)加激励仿真
习题
第十一章 VHDL的FPGA实现
11.1 概述
11.2 VHDL的FPGA逻辑综合
11.3 VHDL的FPGA物理实现
习题
第十二章 VHDL的ASIC实现
12.1 概述
12.2 VHDL的ASIC逻辑综合
12.3 ASIC自动布局布线
习题
附录A 《电子设计自动化技术》课程测试题
附录B 历年试题
附录C 全国EDA大赛试题集锦
附录D VHDL保留字
附录E EDA工具软件一览表
附录F 部分FPGA厂家名录
参考文献