Xilinx可编程逻辑器件设计技术详解

第1章可编程逻辑器件设计流程导论 1

1.1设计流程概述 1

1.2设计输入和综合 3

1.2.1层次化设计 4

1.2.2原理图输入 4

1.2.3hdl输入和综合 5

1.3设计实现 6

1.4设计验证 8

1.4.1仿真 9

1.4.2静态时序分析 12

1.4.3电路验证 13

1.5fpga设计技巧概论 13

第2章可编程逻辑器件设计方法 16

2.1可编程逻辑器件基础 16

2.1.1可编程逻辑器件概述 16

2.1.2可编程逻辑器件的发展历史 17

2.2pld芯片制造工艺 18

2.3pld芯片结构 19

2.3.1cpld原理及结构 19

2.3.2fpga原理及结构 20

.2.3.3cpld和fpga比较 24

2.3.4pld选择原则 25

2.4xilinx公司芯片简介 26

2.4.1xilinx cpld芯片介绍 26

2.4.2xilinx fpga芯片介绍 29

2.4.3xilinx prom芯片介绍 38

第3章vhdl高级设计技术 40

3.1层次化设计 40

3.1.1层次化设计的优缺点 40

3.1.2在分层设计中使用综合工具 41

3.2数据类型选择 42

3.2.1使用std_logic（ieee 1164） 42

3.2.2声明端口 42

3.2.3端口声明中的数组 43

3.3混合语言设计 44

3.4if和case语句比较 45

3.4.1if语句设计描述 45

3.4.2case语句设计描述 46

3.4.3避免出现锁存器 46

3.5逻辑结构设计 49

3.6逻辑复制和复用技术 49

3.6.1逻辑复制技术 49

3.6.2逻辑复用（共享）技术 50

3.7控制信号 51

3.7.1全局置位/复位（gsr） 52

3.7.2使用时钟使能引脚代替门控时钟 53

3.8寄存器、锁存器、移位寄存器和rams的初始状态 54

3.9有限自动状态机设计 55

3.9.1有限状态机原理 55

3.9.2有限状态机分类 55

3.9.3有限状态机设计 58

3.10例化元件和fpga原语 61

3.10.1例化fpga原语 61

3.10.2例化核生成器模块 61

3.11属性和约束 62

3.12全局时钟缓冲 64

3.13高级时钟管理 66

3.14专用的全局置位/复位资源 70

3.15隐含编码 70

3.16输入和输出的实现 71

3.17iob寄存器和锁存器 72

3.18实现操作符及产生模块 77

3.18.1dsp48中运算符实现和模型生成（virtex-4和virtex-5器件） 77

3.18.2在乘法器中操作符实现和模型生成 78

3.18.3计数器中操作符实现和模型生成 79

3.18.4比较器中操作符实现和模型生成 80

3.18.5编码器和解码器中操作符实现和模型生成 80

3.19存储器实现 80

3.19.1块ram实现 81

3.19.2例化块selectram的编码实例 81

3.19.3推断块selectram 83

3.19.4virtex-4和virtex-5中的块

selectram 83

3.19.5实现分布式selectram 85

3.19.6实现roms 87

3.19.7实现fifos 89

3.20实现移位寄存器 89

3.20.1通用移位寄存器 89

3.20.2实现线性反馈移位寄存器（lfsrs） 90

3.21实现多路复用器 91

3.22并行和流水线技术 92

3.22.1并行设计技术 92

3.22.2流水线设计技术 93

3.23同步和异步单元处理技术 94

3.23.1同步单元处理技术 94

3.23.2异步单元处理技术 97

第4章ip核设计技术 99

4.1ip核分类 99

4.2ip核优化 100

4.3ip核生成 101

4.4ip核应用 101

4.4.1数字时钟模块使用 101

4.4.2块ram存储器使用 103

第5章基于hdl的设计输入 107

5.1软件环境 107

5.2综合工具介绍 109

5.3工程建立 109

5.4设计描述 111

5.5添加设计和检查 112

5.6创建基于hdl的模块 113

5.7ip核产生和例化 114

5.7.1ip核的生成 115

5.7.2ip核的例化 116

第6章基于原理图的设计输入 118

6.1工程建立 118

6.2设计描述 119

6.3创建原理图模块 120

6.3.1原理图编辑器操作 120

6.3.2定义模块符号 121

6.3.3创建模块符号 124

6.4创建状态图模块 124

6.4.1添加状态 125

6.4.2添加迁移 126

6.4.3添加行为 127

6.4.4添加复位条件 127

6.4.5设计输出和添加 127

6.5设计完成 128

第7章设计综合和行为仿真 129

7.1设计综合 129

7.1.1行为综合描述 129

7.1.2基于xst的综合概述 130

7.1.3综合属性的设置 130

7.1.4约束及设计综合的实现 139

7.1.5rtl符号的查看 139

7.2行为仿真的实现 140

7.2.1生成测试向量 140

7.2.2基于modelsim行为仿真实现 143

7.2.3基于ise行为仿真实现 147

第8章设计实现和时序仿真 150

8.1实现过程概述及约束 150

8.1.1实现过程概述 150

8.1.2建立约束文件 150

8.2实现属性参数设置 151

8.2.1实现属性设置步骤 151

8.2.2翻译属性选项 152

8.2.3映射属性选项 153

8.2.4布局布线属性 158

8.2.5映射后静态时序报告属性 161

8.2.6布局布线后静态时序报告属性 161

8.2.7仿真模型属性 163

8.2.8xplorer属性 165

8.3创建分区 166

8.4创建时序约束 167

8.5设计翻译 167

8.6设计约束 168

8.6.1设计约束概述 168

8.6.2时序约束 169

8.6.3引脚和面积约束 174

8.7设计映射及时序分析 178

8.7.1设计映射 178

8.7.2使用时序分析评估块延迟 180

8.8布局布线及验证 181

8.8.1布局布线流程 181

8.8.2布局布线的实现 182

8.8.3布局布线验证 183

8.8.4布局后时序评估 184

8.8.5改变分区hdl 185

8.9功耗分析 186

8.9.1启动功耗分析器 186

8.9.2xpower的操作流程 187

8.9.3简易的功耗分析方法 189

8.10时序仿真实现 192

8.10.1时序仿真概述 192

8.10.2使用modelsim进行时序仿真 193

8.10.3使用ise仿真器进行时序仿真 197

第9章设计下载 200

9.1可编程逻辑器件配置接口 200

9.1.1主串行模式 201

9.1.2主spi模式 202

9.1.3主bpi模式 204

9.1.4主并行模式 205

9.1.5从并行模式 205

9.1.6从串行模式 205

9.1.7jtag配置模式 206

9.2配置属性 208

9.2.1通用选项 208

9.2.2配置选项 209

9.2.3启动选项 211

9.2.4回读选项 212

9.3创建配置数据 213

9.3.1配置属性设置 213

9.3.2创建prom文件 214

9.4下载实现 216

9.4.1下载环境 216

9.4.2下载实现 216

9.4.3jtag诊断 221

9.4.4建立svf文件 222

第10章chipscope pro调试工具 225

10.1chipscope pro调试工具概述 225

10.2chipscope pro核描述 227

10.2.1icon核 227

10.2.2ila核 227

10.2.3vio核 230

10.2.4atc2核 230

10.2.5ibert核 231

10.3chipscope pro核插入器使用 232

10.3.1ise中插入器使用 232

10.3.2chipscope pro核插入器特性 233

10.3.3片内逻辑分析仪的使用 248

第11章planahead工具及应用 274

11.1planahead工具概述 274

11.2i/o引脚分配 275

11.2.1创建pinahead工程 275

11.2.2输入和分析i/o端口列表 277

11.2.3创建和配置i/o端口 278

11.2.4创建i/o端口接口 279

11.2.5布局i/o端口 279

11.2.6运行drc和wasso分析 283

11.2.7输出i/o配置 285

11.3导入网表的设计 286

11.3.1创建新工程 286

11.3.2查看芯片资源和时钟域 289

11.3.3查看逻辑网表的层次 291

11.3.4使用新网表和约束更新工程 292

11.4设计分析和研究 297

11.4.1显示设计统计信息 297

11.4.2运行drc 298

11.4.3运行wasso分析 299

11.4.4查看逻辑层次 300

11.4.5研究原理图内的逻辑 301

11.4.6修改设计时序约束 303

11.4.7导入和分析ise实现结果 305

11.4.8导入和分析trce时序结果 306

11.5分割设计 308

11.5.1分割和布局顶层设计 308

11.5.2调整视图选项 310

11.5.3拆分和布局较低级物理块 311

11.5.4察看设计时钟域 313

11.5.5显示绑定网络的内容 313

11.5.6调整物理块的布局和大小 313

11.6实现设计 314

11.6.1运行exploreahead来配置和启动运行 314

11.6.2检查exploreahead结果 316

11.6.3同时启动多个布局规划 317

11.6.4输出布局规划用于实现 317

11.7平面布局调整 318

11.7.1分析ise结果来调整平面布局 318

11.7.2使用连接显示来识别到布局规划的逻辑 320

11.7.3锁住关键逻辑 322

11.7.4为减少阻塞创建额外的物理块 324

11.7.5查看改善布局规划的结果 330