Application-specific integrated circuits

　　第1章 ASIC介绍
　　 1.1 ASIC类型
　　 1.2设计流程
　　 1.3举例分析
　　 1.4ASIC经济学
　　 1.5ASIC单元库
　　 1.6小结
　　 1.7习题
　　 1.8参考书目提要
　　 1.9参考资料
　　第2章 CMOS逻辑
　　 2.1 CMOS晶体管
　　 2.2 CMOS工艺
　　 2.3 CMOS设计规则
　　 2.4组合逻辑单元
　　 2.5时序逻辑单元
　　 2.6数据通路逻辑单元.
　　 2.7 I／O单元
　　 2.8单元编译器
　　 2.9小结
　　 2.10习题
　　 2.11参考书目提要
　　 2.12参考资料
　　第3章 ASIC库设计
　　 3.1晶体管电阻
　　 3.2晶体管寄生电容
　　 3.3逻辑作用力
　　 3.4库单元设计
　　 3.5库结构
　　 3.6门阵列设计
　　 3.7标准单元设计
　　 3.8数据通路单元设计.
　　 3.9小结
　　 3.10习题
　　 3.11参考书目提要
　　 3.12参考资料
　　第4章 可编程ASIC
　　 4.1反熔丝
　　 4.2静态RAM
　　 4.3 EPROM和EEPROM工艺
　　 4.4实际问题
　　 4.5规范说明
　　 4.6 PREP基准程序
　　 4.7 FPGA经济学
　　 4.8小结
　　 4.9习题
　　 4.10参考书目提要
　　 4.11参考资料
　　第5章 可编程ASIC逻辑单元
　　 5.1 Actel ACT
　　 5.2 Xilinx I,CA
　　 5.3 Altera FL,EX
　　 5.4 Altera MAX
　　 5.5小结
　　 5.6习题
　　 5.7参考书目提要
　　 5.8参考资料
　　第6章 可编程ASIC I／0单元
　　 6.1 DC输出
　　 6.2 AC输出
　　 6.3 DC输入
　　 6.4 AC输入
　　 6.5时钟输入
　　 6.6电源输入
　　 6.7 Xilinx I／O功能块
　　 6.8其他I／0单元
　　 6.9小结
　　 6.10习题
　　 6.11参考书目提要
　　 6.12参考资料
　　第7章 可编程ASIC的互连
　　 7.1 Actel ACT
　　 7.2 Xilinx LCA
　　 7.3 Xilinx EPLD
　　 7.4 Altera MAX 5000和7000
　　 7.5 Altera Max 9000
　　 7.6 Altera FLEX
　　 7.7小结
　　 7.8习题
　　 7.9参考书目提要
　　 7.10参考资料
　　第8章 可编程ASIC设计软件
　　 8.1设计系统
　　 8.2逻辑综合
　　 8.3半门ASIC
　　 8.4小结
　　 8.5习题
　　 8.6参考书目提要
　　 8.7参考资料
　　第9章 低层次设计输入
　　 9.1原理图输入
　　 9.2低层次设计语言
　　 9.3 PLA工具
　　 9.4 EDIF
　　 9.5 CFI设计表述
　　 9.6小结
　　 9.7习题
　　 9.8参考书目提要
　　 9.9参考资料
　　第10章 VHDL
　　 10.1计数器
　　 10.2 4位乘法器
　　 10.3 VHDL的语法和语义
　　 10.4标识符与字母符号
　　 10.5实体和结构体
　　 10.6包和库
　　 10.7接口声明
　　 10.8类型声明
　　 10.9其他声明
　　 10.10顺序语句
　　 10.11运算符
　　 10.12算术运算
　　 10.13并发语句
　　 10.14执行
　　 10.15配置和规范
　　 10.16一个引擎控制器
　　 10.17小结
　　 10.18习题
　　 10.19参考书目提要
　　 10.20参考资料
　　第11章 Verilog HDL
　　 11.1计数器
　　 11.2 Verilog语言基础
　　 11.3运算符
　　 11.4分层
　　 11.5过程及赋值
　　 11.6时序控制及延迟
　　 11.7任务及函数
　　 11.8控制语句
　　 11.9逻辑门建模
　　 11.10延迟建模
　　 11.11改变参数
　　 11.12 Viterbi译码器
　　 11.13其他Verilog特性
　　 11.14小结
　　 11.15习题
　　 11.16参考书目提要
　　 11.17参考文献
　　第12章 逻辑综合
　　 12.1逻辑综合举例
　　 12.2比较器／MUX
　　 12.3逻辑综合器的内部
　　 12.4 Viterbi译码器综合
　　 12.5 Verilog与逻辑综合
　　 12.6 VHDL与逻辑综合
　　 12.7有限状态机综合
　　 12.8存储器综合
　　 12.9乘法器
　　 12.10引擎控制器
　　 12.1l性能驱动的综合
　　 12.12 Viterbi译码器的优化
　　 12.13小结
　　 12.14习题
　　 12.15参考书目提要
　　 12.16参考资料
　　第13章 仿真
　　 13.1仿真类型
　　 13.2比较器／MUX举例
　　 13.3逻辑系统
　　 13.4逻辑仿真的工作原理
　　 13.5单元模型
　　 13.6延迟模型
　　 13.7静态时序分析
　　 13.8形式验证
　　 13.9开关级仿真
　　 13.10晶体管级仿真
　　 13.11小结
　　 13.12习题
　　 13.13参考书目提要
　　 13.14参考资料
　　第14章 测试
　　 14.1测试的重要性
　　 14.2边界扫描测试
　　 14.3故障
　　 14.4故障模拟
　　 14.5自动测试图的生成
　　 14.6扫描测试
　　 14.7内建自测试
　　 14.8简单的测试例子
　　 14.9 Viterbi译码器举例
　　 14.10小结
　　 14.11习题
　　 14.12参考书目提要
　　 14.13参考资料
　　第15章 ASIC结构
　　 15.1物理设计
　　 15.2 CAD工具
　　 15.3系统划分
　　 15.4评估ASIC尺寸
　　 15.5功耗
　　 15.6 FPGA划分
　　 15.7划分方法
　　 15.8小结
　　 15.9习题
　　 15.10参考书目提要
　　 15.11参考资料
　　第16章 布图规划和布局
　　 16.1布图规划
　　 16.2布局
　　 16.3物理设计流程
　　 16.4信息格式
　　 16.5小结
　　 16.6习题
　　 16.7参考书目提要
　　 16.8参考资料
　　第17章 布线
　　 17.1全局布线
　　 17.2详细布线
　　 17.3特殊布线
　　 17.4电路提取和DRC
　　 17.5小结
　　 17.6习题
　　 17.7参考书目提要
　　 17.8参考文献
　　附录A VHDL资源
　　附录B Verilog HDL资源
　　译后记